LTE中基于ASIC速率匹配算法的并行设计

本文给出一种基于ASIC的LTE速率匹配并行设计方案。速率匹配是LTE物理层比特级处理流程中重要的一步,LTE的高峰值速率要求其并行处理。已有的并行设计方案需要用到大量的小容量RAM,用于ASIC时会增加片上存储的面积。本文深入分析速率匹配算法的特性,通过优化设计,只用了少量的RAM实现了8bit并行处理。在Synopsys VCS平台仿真并用Synopsys DC工具综合,结果表明本方案性能达到要求,而存储面积相比现有方案[5]大概只有其15%。     

可并行存取的共享RAM设计方案

给出一种有广泛适应性的可并行存取的共享RAM设计方案.该方案由数据的无冲突存取存放方法及处理机(或处理单元)与共享RAM之间的互联网络结构两部分组成.详细分析和论证了该方法和该网络的主要特点和性能.并说明了该方案的实现方法与其他方案相比较的优点.     

基于Matlab机群的分布式并行图像匹配算法

分析了Matlab并行计算工具箱中各部件的关系,对分布式并行计算环境中的关键参数进行了设置,构建了并行计算机群。将基于Matlab机群的分布式并行处理引入到图像匹配中。以灰度相关匹配算法为例,结合并行处理对图像灰度匹配进行并行实现。实验结果表明:并行化处理能有效缩短匹配时间,对进一步研究并行图像处理有一定的指导意义。     

一种新颖的并行Turbo译码器存储方案

研究了一种在并行Turbo译码器中同时进行存储器访问的新颖的存储方案.该方案采用了图论中的节点着色法,与其他也在存储器中采用的非规则方法相比,所需的存储块(RAM)要多2~5块,但当码长变化时,这种配置方法更简单,可以在片上实时实现.实验表明,对于中高速的译码器(40~100 Mb/s),其硬件开销对3GPP标准中的交织器依然是可以承受的.     

基于分级存储并行运算的FFT处理器设计

研究了一种基于分级存储并行运算的改进快速傅里叶变换(FFT)处理器算法,通过减少对RAM存储器的读写次数降低功耗,采用并行运算方法减少数据处理时间.基于该算法以及改进的基-4蝶形单元设计了一款4096点FFT处理器.该处理器采用SMIC 0.18μm CMOS工艺设计实现,芯片核面积为9mm2,在slow工艺角条件下,版图后仿真最高时钟频率为192.3MHz,功耗为422mW@100MHz,最小处理时间为67.92μs.     

逆变器消谐方程实时求解中矩阵求逆与ASIC实现

在运用同伦算法进行逆变器PWM消谐方程实时求解过程中,矩阵求逆是关键.通过对上三角矩阵求逆算法的研究,提出了一种适合ASIC实现的基于二维心动阵列的矩阵求逆并行结构.运用硬件描述语言(VHDL)对其建模,并通过Synopsys的Design Compile综合和Cadence的NC-Sim对其进行综合后仿真.仿真结果表明,该并行结构能够在2n 1个时钟周期内完成n阶矩阵求逆,而传统的串行计算至少需要n3个时钟周期.     

基于FPGA技术的网络包头分类的研究

在基于FPGA技术的入侵检测系统的研究中,提出了一类结合三态内容可寻址内存(TCAM)和普通存储器(RAM)的网络包包头分类方案.将检测规则编号并位图化,使用RAM存储与包头结构相关的规则位图,通过TCAM上的数据匹配操作,快速关联待分析的网络数据包与入侵检测规则.在Quartus II 5.0上的仿真结果表明,时钟频率100 MHz下的片内分类速度达到1.8 Gbps.     

红外海面小目标检测的并行实现技术

提出了红外海面小目标检测的并行实现方案,该方案采用了基于多级滤波的小目标检测方法,能在自行设计的多总线多DSP实时图像处理系统上运。详细讨论了该方案的优化问题,以获得成本最优、并行效率最高的系统并行处理方式。实验结果表明,算法是可行的,并行系统优化的理论分析是正确的。     

嵌入式视频处理EDMA数据存储

嵌入式系统中内部RAM存储空间普遍较小,无法直接将视频处理系统处理的大量数据存储到内部RAM上,而增强型直接内存存取（EDMA）可独立于CPU进行后台批量数据传输,并行用于嵌入式视频处理系统快速数据交换。以嵌入式平台TMS320DM6446 DSP为例,详细介绍了如何使用EDMA优化数据存取的策略。     

基于FPGA的高速多模式PN码并行产生算法研究

介绍了一种高速并行多模式伪随机码(Pseudo-random Number,PN)的实现方法,可以有效提高伪随机序列运算速率。与传统的串行伪随机序列发生器结构比,并行伪随机序列运算速度可以提高L倍,其中L为并行路数。首先从理论上分析了基于伪随机序列的并行多模式实现原理。然后以四路并行为例,对伪随机序列运算做了仿真验证。最后在X ilinx的V ir-tex4系列芯片上实现了并行多模式伪随机序列。现场编程门阵列(F ield Programm ab le Gate Array,FPGA)编译以及测试结果表明,该序列发生器仅占用少量的资源。设计方案已经在卫星通信系统中得到应用。     

基于五片DSPs的JPEG2000压缩系统

由于JPEG2000的离散小波变换(DWT)的提升算法和嵌入块编码(EBCOT)占85%以上的处理时间,因此,提出一种基于TMS320C6713 DSPs的1 392×1 040像素、40帧/s的JPEG2000压缩系统的设计方案.它采用并行编码处理的五片DSPs结构系统、改进9/7小波变换算法、运用高效的内存管理和EBCOT编码的并行处理.实验结果表明本方案在DWT执行速度上是现有方案的2倍多.     

云存储中数据安全访问的研究

随着云存储的日益发展,将数据外包存储在不可信的第三方越来越普遍。即使用户对数据进行了加密,攻击者仍然能够通过分析访问模式获得存储数据的信息。在外包存储应用中,无关RAM允许客户对不可信服务器隐藏数据的访问模式,攻击者无法获取数据的有用信息。提出一种新的无关RAM结构,对客户的每个请求仅需常量级代价和少量客户端存储空间即可实现数据的无关访问。     

LTE中Turbo码内部交织器的研究

为了实现高速并行译码,LTE Turbo码采用QPP交织器.研究了QPP交织器的最大无争用特性,该特性使得LTE Turbo码译码器设计灵活,运算复杂度较低.仿真表明,与串行译码相比,并行译码损失了少量译码性能,显著提高了译码效率;在相同条件下,由于采用QPP交织器,LTE的译码性能优于HSPA.     

高速并行BCH译码器的VLSI设计

提出了一种用于光通信前向纠错码译码的高速并行二进制BCH(Bose-Chaudhuri-Hocquenheim)译码器的电路结构。同时提出了一种新颖的伴随式并行计算的结构,该结构面积小速度快。针对纠错位数为3的情况,基于直接求解的判决树算法,推导出一组易于硬件实现的无除法的错误位置判决多项式,该推导方法可用于纠错位数少于5的情况。基于提出的并行结构,在SIMC0.18μm的标准CMOS工艺下,实现了8位并行处理（4359,4320）BCH的译码器,结果表明在面积为0.31mm²时,时钟频率可以达到248MHz,是串行译码器数据吞吐量的8倍,而面积不到串行译码器的2倍。     

基于QR码构造的QC-LDPC码译码器设计与实现

基于平方剩余(quadratic residue,QR)码构造的准循环低密度奇偶校验(quasi cyclic low-density parity check,QC-LDPC)码的行重通常比较大,硬件实现时译码器消耗的资源也就较多。设计了一种在资源占用率和吞吐率方面较为平衡的部分并行结构的分层译码器。该译码器采用分层修正最小和算法(layered normalized min-sun algorithm, LNMSA)实现,利用部分并行结构同时处理层内连续n行;在变量节点后验概率信息的存储结构上,将连续的n个信息合并为1组,连续的2组采用2个随机存取存储器(random access memory, RAM)进行交替存储;在求取最小值和次小值时,将输入信息分为4组,再从4组中分别获取最小值比较出全局最小值和次小值,从而有效地降低了最小值和次小值比较运算的复杂度。在码长为2040、码率为0.83的码字和Xilinx Virtex-6开发板的测试环境下,译码器最大时钟频率可达166.7 MHz,吞吐量可达447.5 Mbit/s。     

一种新的MPEG-2运动补偿VLSI结构

在MPEG-2MP@HL(Main Profile at High Level)运动补偿的硬件实现中，需要运算的图像数据量非常大，该文采用双口RAM作为运动补偿的缓存器、流水线预测结构的方案，很好地解决了数据吞吐量大的问题．文中的方案通过FPGA(Field Programmable Gate Array)验证，给出了相关结果并与参考文献进行了比较．仿真结果表明该文的方案能满足MPEG-2MP@HL的实时解码要求，并用EDA软件进行ASIC设计．     

基于GPU并行优化的BBPSO-PF算法

针对粒子滤波算法在重采样环节因粒子交互而不能充分并行处理的问题,提出了基于图形处理器(GPU)的并行骨干粒子群优化粒子滤波算法(BBPSO-PF).首先利用骨干粒子群算法具有易并行的特点优化粒子滤波算法重采样环节,从算法结构上提高粒子滤波算法的并行度.然后利用GPU的多线程架构并行处理每个粒子群的数据,每个线程负责一个粒子群,使粒子群之间得到并行化处理,解决粒子滤波重采样因粒子交互而不能充分并行的缺点.最后利用GPU中对齐与合并的内存访问原则,给粒子群设计高效的数据存储结构,降低内存访问事务,提高粒子群的数据存取速度,进一步提高算法实时性.该方法在保证算法精度前提下明显提高了算法的实时性.     

基于FPGA的千兆硬件防火墙高速数据缓冲设计

千兆硬件防火墙将在网络安全体系中起到非常重要的作用,数据缓冲是连接MAC与规则匹配和状态检测的枢纽．高速数据缓冲的良好设计是突破吞吐速率瓶颈的关键．提出了一种基于FPGA的千兆硬件防火墙高速数据缓冲的实现方法,订制并精简了WISHBONE总线互连的方式,提出MAC与数据缓冲数据透明的设计方案从而大大提高通讯性能,给出了利用FPGA的BLOCK RAM实现同步／异步FIFO的一般方法,提出延迟判定和数据预取的方式解决空满判定和串联BLOCK RAM访问时延问题．高速数据缓冲的设计具有一定的通用性．     

天波超视距雷达信号处理的并行化

在Sun工作站群，Sun HPC Cluster Tools系统和MPI消息传递接口环境下，研究了天波超视距雷达信号处理的并行化，对其两个核心部分二维FFT(距离-多普勒变换)和数字波束形成实现了并行。通过不同粒度并行方案的比较发现，粗粒度方案在MPI环境下具有较好的并行效果，同时在现有硬件和软件环境下进行了方案的比较、选择、可扩展性的分析和设计，实验结果表明，并行处理方案在数据处理的速度和实时性方面有较大提高。     

基于蚁群算法的星上ATM单组播并行交换结构

由于卫星通信具有带宽有限、时延受限、信道误码率高等特点,因而设计星上交换结构时必须尽可能降低交换时延,减少内部阻塞.同时,组播业务的广泛应用使得星上交换需要具备单组播并行处理能力.为此,提出一种基于蚁群算法的星上异步传输方式(ATM)单组播并行交换结构,并对此方案进行了分析和仿真.结果表明,该结构由于采用了蚁群算法和阻塞规避方案,实现了单组播并行处理,并有效改善了信元时延和信元丢失率等性能.