基于多值逻辑的8位条件和加法器

针对改善算术VLSI系统的性能,提出了一种基于四值逻辑的加法器设计.采用源极耦合动态多值电流模电路,利用条件和算法,设计实现了基于四值逻辑的8-bit加法器.利用HSPICE软件,在0.18μm CMOS工艺下,电源电压为1.8V,时钟频率为100MHz的条件下,进行了仿真.仿真结果表明,所设计的加法器平均功耗为2.8mW,高位和的平均延迟为0.689ns,高位进位的平均延时是0.452ns,所用晶体管数是636.     

高性能64位并行前缀加法器全定制设计

基于64位基4的Kogge - Stone树算法原理,采用多米诺动态逻辑、时钟延迟多米诺和传输管逻辑等技术来设计和优化并行前缀加法器的结构,达到减少了加法器各级门的延迟时间目的.为实现版图面积小、性能好,采用启发式欧拉路径算法来确定块进位产生信号电路结构,采用多输出多米诺逻辑来优化块进位传播信号,采用6管传输管逻辑的半...     

4个加数的并行加法器及扩展接口的研究

算术逻辑运算单元(ALU)决定着中央处理器(CPU)的性能,而加法器又决定着ALU的性能.为了提高CPU的性能,文章提出了一种4个加数的并行加法器及其接口扩展的研究方案,论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想;最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证,实验结果说明了所提加法器的设计合理性.     

一个应用混合基算法的余数系统后置转换电路设计

针对传统的混合基算法在实现余数系统到二进制系统转换过程中的并行性问题,应用改进的混合基算法,研究与设计了一个基于模集合{2n,2n-1,2n+1-1,2n-1-1}的后置转换电路．模2n-1形式的模加法器采用相对简单的实现结构,使设计的电路避免了只读存储器及时序电路的引入,整个后置转换电路完全由简单组合逻辑及加法器级联实现,缩短了关键路径延时,减小了功率消耗,与已有的相同动态范围余数系统后置转换电路相比,性能优势明显.     

多位快速加法器的设计

加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快等优点。     

16位超前进位加法器的设计

电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯的超前进位加法器带负载能力不足等问题,从而在实际电路中使加法器的运算速度达到最优。根据这种理论,可以推导得到最优的任意位加法器。     

基于SABL的抗DPA攻击可重构加法器设计

差分功耗分析(Differential Power Analysis,DPA)通过分析密码器件处理不同数据时的功耗差异来盗取密钥。运用具有功耗独立特性的灵敏放大型逻辑(Sense Amplifier Based Logic,SABL)设计密码器件可以有效防御DPA攻击。通过对SABL电路与传统加法器原理的研究,提出了一种能够抗DPA攻击的可重构加法器设计方案。首先,结合SABL电路特点得到具有抗DPA攻击性能的加法器电路;然后利用控制进位方式构成可重构加法器,支持4个8位数据或2个16位数据的加法运算。Spectre模拟验证表明,该加法器逻辑功能正确,与传统加法器相比功耗独立性能提升了97%,防御DPA攻击性能明显。     

一种基于Skew-tolerant Domino的新型高速加法器

提出了一种新型的基于Skew-tolerant Domino电路的高速加法器结构,与传统的加法器电路比较,该电路可以有效地克服时钟倾斜影响,提高时钟利用效率,降低功耗,可以广泛运用在高性能处理器中。     

基于改进双参数算法的LDPC编译码器设计

室内信道环境特点要求超宽带(UWB)通信系统的信道编译码器具有高吞吐率和兼容不同码长码率等特点.该文提出一种选取校验矩阵的改进双参数算法和一种环形Manchester进位链高速加法器电路单元,改进了低密度奇偶校验(LDPC)码的编译码器设计,使它兼具原双参数法的高纠错性能和单参数法的高吞吐率优势,并能动态地配置码长、码率、校验矩阵等参数.该LDPC编译码器已应用于室内超宽带无线传输系统.理论分析和实际测试表明,该算法和电路改进能够实现高数据吞吐率,并保证系统性能.     

超前进位加法器基本单元电路及其组合方案的优化设计

从体现资源(面积)、速度、功耗的各个方面分析了超前进位加法器进位传输函数的2种定义和基本单元电路及其3种组合方案.完成了基本单元电路及其组合方案的优化设计并给出了组合电路的一些优化方法.为超前进位加法器的结构设计优化奠定了基础.     

量子乘法器的设计及其实现方法

乘法器在数字信号处理和数字通信领域应用广泛,如何实现快速高效的乘法器关系着整个系统的运算速度。提出了一种新颖的量子乘法器设计方法,利用量子门设计一位量子全加器,并将n个一位量子全加器叠加在一起设计n位量子全加器,实现2个n位二进制数的加和;再利用2个控制非门设计置零电路,并使用置零电路设计量子右移算子;对二进制数乘法步骤进行改进,利用量子全加器和量子右移算子设计量子乘法器,同时设计实现此乘法器的量子线路。时间复杂度分析结果表明,本方法与目前最高效的量子乘法器具有相同的时间复杂度,并具有更简洁的实现方法。     

一种新的模2~n+1加法算法及其电路实现

为了提高制约余数系统运算速度的模2n+1加法器的性能,提出一种新的基于自然二进制数系统的模2n+1加法方法,采用简化的进位保留技术、并行超前思想以及条件和选择方法设计实现了快速模2n+1加法器。与传统的基于减一数系统的模2n+1加法器相比,该电路结构可以节省自然二进制数系统和减一数系统转换电路的开销。用SMIC0.13μm工艺实现的32位模2n+1加法器,其节省的面积开销可达传统电路的32.2%,节省的功耗开销可达12.6%,同时速度可以提升39.4%。     

数字逻辑电路设计方法探讨

全加器是算术逻辑运算中非常重要的组成部分,对其深入探索、正确理解有极其重要的意义,通过对全加器的逻辑表达演变,采用不同器件,用多种方法设计出一位全加器,使实验者或产品开发者等在使用全加器时,根据具体条件,选择不同方法完成其功能,以达到对数字逻辑电路设计方法较全面的理解。     

一个新混沌系统的电路设计与实现

根据电路设计原理,设计了一种新颖电路来实现一个新的混沌系统,整个电路由加减运算电路、积分电路、反相电路3部分组成,电路结构对称.基于硬件电路实验平台,对设计的电路进行硬件电路实验研究,给出相应的实验结果,硬件电路实验结果与计算机仿真结果完全一致.     

可编程逻辑器件（CPLD）实验系统的设计

文章采用ＡＭＤ公司的ＭＡＣＨ２１１ＳＰ器件设计了一个ＣＰＬＤ实验系统，给出了硬件电路设计，实现了全加器和计数器的软件设计。     

基于LabVIEW的虚拟实验的设计和实现

在LabVIEW软件中设计了一个虚拟实验平台,并实现了八选一数据选择器实验、四位串行加法器实验、用MSI实现组合电路实验、JK触发器实验等一系列实验.通过对虚拟实验平台的网络化,在互联网上任一终端输入服务器的URL地址即可进行远程实验.     

一种高速全加器运算单元

对集成芯片中一种常用单元电路——全加器,进行了结构和时延性能分析。通过运用布尔代数基本定律、定理,对全加器和函数进行全面处理,提取和函数最优化函数式。根据优化函数式,设计了高速全加器单元电路。这种电路与传统全加器单元电路相比,不仅结构简单,有利于集成,同时,由于电路传输延迟时间小,运算速度快。