可用于HDTV解码器的基于ROM查找表的IDCT电路大规模集成电路实现

介绍了采用基于ROM查找表的全数字反离散余弦变换(IDCT)电路的算法原理及其并行架构的大规模集成电路实现.首先将二维IDCT转换为两个一维IDCT变换,根据蝶形算法进一步转换为矩阵的乘加运算.通过将连续输入的一个块的奇列或偶列的4个数据进行数据位重排,即将4个数据中相同的位组合在一起,则可用一个ROM查找表实现不同位的乘加运算.避免了硬件上的乘法器开销,具有很高的实现效率并节省硬件资源面积,因此可用于HDTV的实时解码器中,有助于降低电路的功耗.该电路已用于已开发的MPEG-2 MP@HL高清解码芯片,采用0.18μmCMOS工艺成功进行了流片.     

基于视频监控应用的视频压缩

介绍了视频服务器的组成及常见的图像压缩标准，通过深入研究H．263视频压缩算法，提出了基于视频监控应用的三点改进。研究了DCT／IDCT快速算法，并直接采用MMX实现了DCT／IDCT和运动向量估计等大运算量模块，完整地实现了整套基于H．263的软件监控系统。     

基于IDCT域的加窗全相位数字滤波器

为了改善直接基于逆离散余弦变换（IDCT）域设计的全相位数字滤波器（APDF）幅频特性，推导了IDCT域加窗APDF的设计公式．IDCT域加窗APDF是一种零相位数字滤波器．滤渡器设计实验表明，与加其他窗函数相比．依据此公式设计的基于IDCT域的加凯塞窗APDF能使滤波器达到更好的幅频特性，在相同频率采样点数的情况下．基于IDCT域设计的加凯塞窗APDF和传统频率采样法设计的FIR低通滤波器的幅频特性相比而言，其通带、阻带更平坦，过滤带更窄．     

8×8整型DCT/IDCT变换算法研究

以目前较新的H·264视频压缩标准为基础,寻求将图像块由该标准中的4×4块扩展到8×8块的有效途径。通过对视频图像压缩编码技术中的8×8整型离散余弦变换(DCT)正反变换算法进行了讨论和研究,在以提升矩阵为工具的基础上提出了一个新的8×8算法模型,并给出实现一维8点DCT/IDCT的具体步骤。     

一种新的二维Capon算法的研究

在传统Capon算法的基础上,提出了一种新的基于3个正交均匀直线阵的二维Capon来估计信号的二维DOA,利用其中一个线阵来组合其他2个线阵分别估计的一维DOA,将复杂的二维处理问题转化为简单的一维问题,大大降低了算法实现的复杂度,改善了DOA的估计性能。仿真结果证明了该方法的有效性。     

布朗曲面的生成算法及其在计算机上的实现

在一维布朗运动生成算法的基础上，构成一种二维生成算法，并在计算机上得到实现。在构造二维生成算法时，充分利用一维生成算法，将二维生成算法分解成多个一维生成算法，这样极大地减少了运算量和存储量，有利于计算机实现，因此该方法具有普遍意义。     

一种新的二维Capon算法的研究

在传统Capon算法的基础上，提出了一种新的基于3个正交均匀直线阵的二维Capon来估计信号的二维DOA，利用其中一个线阵来组合其他2个线阵分别估计的一维DOA，将复杂的二维处理问题转化为简单的一维问题，大大降低了算法实现的复杂度，改善了DOA的估计性能。仿真结果证明了该方法的有效性。     

基于二维提升方案的可逆双正交小波变换在渐进性无损图像压缩中的应用

分析了一维(基于行、列分解和重构)提升方案的特点，从理论上指出了一维提升方案的不足之处，提出了二维(基于子带分解和重构)提升方案，并给出了CDF(1，3)双正交小波二维提升方案的具体形式，改进的提升方案弥补了一维提升方案的不足之处，不需作‘√2’因子和归一化处理，整个小波变换是可逆的、基于整数运算的、能量守恒的，减少了误差传递的机会，用该小波变换实现了快速的、渐进性的直至无损图像压缩。     

布朗曲面的生成算法及其在计算机上的实现

在一维布朗运动生成算法的基础上，构成一种二维生成算法，并在计算机上得到实现，在构造二维生成算法时，充分利用一维生成算法，将二维生成算法分解成多个一维生成算法，这样极大地减少了运算量和存储量，有利于计算机实现，因此该方法具有普遍意义。     

MPEG-4解码在ZEVIO 1020双核处理器的实现

以LSI Logic公司的双核嵌入式处理芯片ZEVIO 1020为平台,构建了一个高性能的MPEG-4解压缩处理系统.与一般的解码系统相比,本系统采用了基于ARM9和ZSP 400的双核解码实现机制,同时应用了三种优化方法:基于系统本身的优化,IDCT算法的改进和纯手工的汇编优化.实验结果表明,MPEG-4在ZEVIO 1020上的实现方法和优化策略极为有效,能完全满足实时解码的要求.     

旋转弹用微惯性测量组合数模混合信号采编系统设计

针对某型号旋转弹用微惯性测量组合实际应用需求,设计并实现了一种基于FPGA的大容量微惯性测量组合(MIMU)数据采编系统。以ADS8365采样转换模拟量,以MAX3490实现RS422接口信号电平转换。将MIMU输出的数据存储到FLASH存储器中,实现对弹体整个飞行过程中信息的准确采集。探讨了系统硬件电路搭建、时序逻辑控制设计方法,重点叙述了FPGA控制数据采编与存储时序逻辑设计。实验证明该系统很好地实现了对MIMU输出的数模混合数据的采集,具有小型化、低功耗、抗高过载等优点,非常适用于惯性导航中需多通道混合数据采集的应用场所。     

基于FPGA的小功率立体声发射机的设计

介绍了基于FPGA,利用数字频率合成技术实现的小功率立体声FM调频发射机的设计.采用FPGA完成对核心芯片MC145152的控制,可自动改变并测量发射频率并用液晶显示;同时实现了频率扩展、自制音源、立体声编码等功能,使该方案更加完善、实用.本设计基于超高速硬件描述语言VHDL在Xilinx公司的SpartanⅡ系列的XC2S2005PQ-208芯片上编程实现,经测试,整机功能齐全,性能指标优良.     

基于FPGA控制的高速数据采集与回放系统

从系统的硬件设计、电路实现等几个方面来说明了系统是如何进行工作的;从系统的要求出发介绍了整个系统的总体的设计方案及其原理,详细描述了FPGA的配置过程。     

无线电监测接收机中的DDC研究

提出了一种高效数字下变频器(DDC)实现方法. 基于4倍中频采样技术和多相抽取半带滤波结构改进的高效DDC实现结构,相当于仅使用了一个多相抽取半带滤波器实现了I,Q两路信号的输出,降低了运算复杂度,资源节省79%,功耗降低约60mW. 设计实例验证了该方法的正确性与高效性.     

适于消谐模型求解的矩阵乘法器设计与实现

在求解逆变器消谐PWM模型的迭代运算中，需要进行大量的矩阵乘法运算。为了提高运算速度，笔者在论述矩阵运算并行算法的基础上，提出了基于二维正方形心动阵列结构的矩阵乘法器，并研究了二维方阵结构的矩阵乘法器的FPGA硬件实现方法，比较了单处理机乘法器和二维方阵结构的矩阵乘法器的运算速度及所需器件资源，结果表明采用二维正方形心动阵列实现的矩阵乘法器，具有高度并行性和流水线性特点，可使阵列中负载均匀，延时缩短，有利集成度提高，是实现消谐模型求解过程中矩阵乘法运算的较好算法。     

基于小波变换的图像融合算法及性能评价

在阐述小波图像融合算法的基础上,针对小波分解后各频域融合算子和融合规则的选择,提出一种新的基于FPGA动态可重构的图像融合算法。该方法对小波分解后的图像低频子带采用平均融合算子处理,在高频子带的融合中依据小波系数树状结构特点提出了一种新的自适应融合方法,最后经过小波逆变换得到融合图像。核心算法集成到一片FPGA中实现,提高算法的实时性,降低系统的实际功耗,有效地减少融合图像的失真。对多组图像进行实验,实验结果表明,该方法是有效的。     

FFT的ASIC实现及FPGA验证

通过对FFT(fast fourier transformation),即快速傅里叶变换的一般算法的研究对比,确定合理可行的基2方法处理1024点FFT。在ASIC(application specific integrated circuit)专用集成电路上实现FFT硬件模块,并将该模块在FPGA(Field Programmable Gate Array)上进行原型验证。本文采用级联结构设计FFT模块,在尽量减小资源消耗的同时,提高FFT的运算速度。设计采用两组四个深度为256的双口RAM,乒乓结构处理,完成整个运算仅用了1320个周期。最后用Xilinx公司的Vertex7-XC7VX690T芯片做FPGA原型验证,在时钟频率为50MHz时,完成1024点FFT仅用了26.2us。     

EDA在数字频率计中计数模块里的应用

计数模块是数字频率计系统的核心模块,频率测量的主要工作由它来完成.本文根据数字频率计的特点,在Altera公司的FPGA开发平台QuartusⅡ中实现,同时采用VHDL硬件描述语言,提出了一种实用性较强的计数模块的设计方案.     

基于原模图LDPC码的联合信源信道译码器的硬件实现

采用FPGA(field programmable gate array)设计基于原模图低密度奇偶校验(low density parity check,LDPC)码的联合信源信道译码器,信道部分和信源部分都是由原模图LDPC码组成.在原模图LDPC码联合译码器的硬件实现架构中,通过2步循环扩展得到了适合硬件实现的准循环原模图LDPC码,译码器信息的迭代更新采用TDMP (Turbo decoding message passing)分层译码算法,采用的归一化最小和算法使得P-JSCD(photograph-based joint source and channel decoding)具有部分并行结构.最后,为了降低资源消耗和译码延迟,采用了提前终止迭代策略.基于FPGA平台的硬件实现结果表明,该联合译码器的译码性能非常接近相应的浮点算法,并且最大时钟频率达到193.834 MHz,吞吐量为24.44 Mbit/s.     

数字程控滤波器

目的通过编程改变D／A转换器的数字输入量来控制滤波器的截止频率。方法以FP—GA为核心,进行了该系统的硬件电路设计和软件设计。结果实现了基于数模转换（DAC）R-2R网络的程控滤波器。结论本设计能方便地控制滤波器的截止频率。