利用FPGA PLL实现电火花加工放电状态检测系统时钟提高的方法研究

本文设计在原有设计输入时钟的基础之上,充分利用EP1C3T144C8FPGA芯片的锁相环PLL提高了微细电火花加工系统状态检测模块中各个脉冲状态计数器的输入时钟频率,使得FPGA系统能够有效利用放电击穿延时法进行间隙放电状态判断,为加工系统电极控制部分提供了可靠的保证。     

基于FPGA的时钟采样帧发生器设计

在串行通信中,为使系统具有灵活的可编程性和可移植性,减小系统体积,降低开发成本,详细地描述了一种时钟采样帧发生器总体结构。结合FPGA特性和VHDL语言,对时钟采样帧发生器各组成模块进行了接口定义,同时在ModelS im SE中进行了功能仿真验证。圆满完成了基于FPGA的时钟采样帧发生器IP核设计。通过实践表明,设计的时钟采样帧发生器IP核可靠易用,可扩展功能强,满足了实际应用系统的技术要求。     

基于FPGA与DSP的DS12CR887精密时钟设计

DS8887是一款内置晶振和锂电池的高精度时钟芯片.介绍一种基于FPGA和DSP使用DS887精密时钟芯片的设计方案.采用FPGA可以缩小设计周期,便于硬件实现,提高系统的稳定性;通过DSP控制实现对时间的读取与写入.本设计使得时钟的读取运行时间短,操作简单,系统稳定.     

基于Virtex-Ⅱ的时钟数据恢复电路的设计

高性能的通信质量要求高稳定性和高精度的时钟,然而在传输过程中不可避免会出现时钟的抖动.这些抖动就给传输带来了偏差,因此,对于时钟的恢复是非常有必要的.基于Virtex系列FPGA,设计了用于时钟数据恢复的电路,经验证该设计电路能有效地恢复输入的时钟数据信号.     

FPGA在数字示波器中的应用研究

以Altera公司的现场可编程门陈列EP1C6Q240为核心器件,研究FPGA在数字示波器中的应用.充分利用FPGA内部可定制的宏功能模块及其他丰富的资源,将数字示波器中的时钟分频电路、锁存器和数据缓存电路等集成在一片FPGA芯片上.给出了系统结构图和FPGA实现的各功能模块电路,并利用QuartusⅡ9.0对各模块进行设计、编译和仿真.实验测试表明,该系统能精确地测量各种信号波形,运行可靠,有效地降低了系统的成本.     

长线422高速传输中的收发模块设计

为了实现长线422的串行高速传输,设计了以FPGA为控制芯片,DS26C31和DS26C32为差分线路驱动器的长线422收发模块电路;并给出了FPGA内部通过严格控制时钟实现高速串行发送、串行接收单元的逻辑设计。经测试,该设计能实现45 m双绞长线,速率达10.3 Mb/s的稳定可靠传输。     

基于FPGA的双倍率动态存储器读写误码检测仪的实现

针对硬盘缓存在高速读写时出现的误码问题,采用软硬件结合的方法(FPGA与单片机),通过FPGA同频异相时钟,实现了对不同厂商的双倍率内存可靠读写比较从而找到特定代码作为生产测试代码,实现对内存的低成本高效的检测.     

基于FPGA的RISC微处理器的设计与实现

基于FPGA和电子设计自动化技术,采用模块化设计的方法和VHDL语言,设计一个基于FPGA的RISC微处理器.该微处理器主要由控制器、运算器和寄存器组成,具有指令控制、操作控制、时间控制和数据加工等基本功能,其指令长度为16位定长,采用立即寻址和直接寻址两种方式.仿真结果表明,基于FPGA的RISC微处理器的时钟频率为23.02MHz,且功能完全达到设计要求.     

基于FPGA的嵌入式PLC微处理器设计

目前利用FPGA设计高性能的嵌入式处理器已经成为SOC设计的重要部分,对一种基于FPGA芯片的嵌入式PLC处理器进行了研究和设计,并采用了基于VHDL语言的自顶向下的模块化设计方法,顶层设计使用原理图输入.最后用QuartusⅡ进行仿真,给出了主要仿真结果.实验表明,该处理器能准确且快速的响应嵌入式PLC的逻辑指令,且较传统的PLC处理器更灵活,集成度更高.     

基于FPGA的超光谱成像仪数据采集系统设计

基于FPGA设计了一套数据采集系统,实现某超光谱成像仪研制过程中的光谱图像数据的采集、传输、显示与存储.该设计综合应用了FPGA、USB、LVDS、时钟数据恢复、8B/10B编码、乒乓缓存等技术,具有高速率、低功耗、小型化和轻量化等特点,对类似数据采集系统的设计具有参考和借鉴意义.     

基于VHDL的多功能数字闹钟设计

针对多功能数字闹钟的设计提出了三种可行性设计方案,并对这些方案的优缺点进行了比较论证,在充分考虑各种方案优缺点的前提下,选择利用FPGA芯片来设计多功能数字闹钟.本设计选用可编程器件FPGA采用硬件描述语言VHDL按照自顶向下的设计方法设计了数字闹钟的各个模块,并对各个功能模块进行了软件仿真.     

PLD器件的模块化设计方法

为了帮助从事电子设计的工程技术人员理清思路,迅速掌握行之有效PLD设计方法,对PLD器件的模块化设计方法进行了研究.模块化设计方法是从顶层原理图的设计开始,逐个设计下层模块,并逐个编译、调试,由此自上而下完成系统设计,最后组合并编译,生成熔丝图文件以供下载.此外,以lattice公司的pLSI1016-80PLCC44为例,通过设计1个具有调校及整点报时功能的数字钟对模块设计方法进行了研究.结果表明,使用这种方法,不仅思路清晰,实现简单,而且能够将复杂问题简单化,增强开发的条理性.     

基于FPGA的激光测距技术研究

该文探讨了以现场可编程门阵列（FPGA）为核心的激光测距系统,通过对激光信号的编码和解码,利用激光发射控制时钟的分频和内部锁相环（PLL）倍频,实现了高频计时时钟,达到了激光测距的目的,并提高了系统的精度和稳定性。在接收方面突破普通的被动接收方式,提出了利用窗函数接收回波的主动接收方式,结合窄带滤光片的滤光效果,提高了系统的抗干扰性能。测试结果显示该激光测距系统达到了预期效果。     

用FPGA实现高频时钟的分频和多路输出

FPGA(现场可编程逻辑门阵列)内部集成了四个全数字片内延时锁定环电路(Delay—Locked Loop，编写为DLL)，利用它能够实现对芯片输入时钟的零延时输出和时钟倍频，分频以及镜像操作等多种控制功能。本就是用DLL的功能来实现对64MHz的高频时钟的分频和多路输出。     

NTP时间同步性能研究

网络化计算和分布式系统的应用，对计算机系统的时间同步精度要求越来越高．分析了NTP(Network Time Protocol)同步效果对操作系统的依赖性，描述了该模型的执行特征和系统配置部件，并给出了一个嵌入式系统的时间同步模型．     

基于FPGA的实时互相关运算器

以光纤传感系统空间定位问题的研究为背景,探讨了互相关算法在大规模现场可编程门阵列(FPGA)的实现方案,设计出流水线操作的互相关运算器,并应用VHDL语言实现了互相关运算器.该互相关运算器在64 MHz的时钟下,能够对二路监测信号进行互相关处理,实时完成128点探测距离的互相关运算,为光纤传感系统的后续空间准确定位奠定了基础.利用大规模的FPGA硬件资源丰富特点,用硬件电路实现互相关运算,有效提高了数据处理速度,实现了数据检测的实时性,有效解决光纤干涉仪传感系统中空间信息稳定实时提取的难题.     

BD2/GPS高精度同步时钟装置的设计与应用

针对CCD(Charge Coupled Device)相机在探测脉冲激光光斑过程中曝光时刻与脉冲激光同步的问题, 提出一种利用超前预测方式同步触发CCD相机抓拍光斑图像的高精度时钟源设计方案。该装置主要采用北斗2导航系统(BD2： BeiDou2 navigation satellite system)/全球定位系统(GPS： Global Positioning System), 双模接收单元提供的协调世界时(UTC： Universal Time Coordinated）时间以及高精度秒脉冲（PPS： One-Pulse Per -Second）时间基准作为同步时钟装置的基准源, 并结合现场可编程门阵列(FPGA： Field Programmable Gate Array)高速时序计算与微控制单元接口技术, 保证CCD相机同步抓拍时间, 从而完成高精度的同步触发。实验表明, 该装置可以提供微秒级时间同步精度和标准授时信息, 有效地缩短了CCD相机曝光时间, 得到完整清晰的高信噪比脉冲激光光斑图像。     

Time synchronization module for automatic identification system

This paper proposed a design and implementation procedure of the Time Synchronization Module (TSM) for the Automatic Identification System (AIS). The proposed TSM module uses a Temperature Compensated Crystal Oscillator (TCXO) as a local reference clock, and consists of a Digitally Controlled Oscillator (DCO), a divider, a phase discriminator, and register blocks. The TSM measures time difference between the 1 PPS from the Global Navigation Satellite System (GNSS) receiver and the generated transmitter clock. The measured time difference is compensated by controlling the DCO and the transmit clock is synchronized to the Universal Time Coordinated (UTC). The designed TSM can also be synchronized to the reference time derived from the received message. The proposed module is tested using the experimental AIS transponder set. The experimental results show that the proposed module satisfies the functional and timing specification of the AIS technical standard, ITU-R M.1371.     

异步CORDIC处理器设计与FPGA原型验证

提出了用同步电路设计工具和同步FPGA进行设计和验证异步电路原型的方法,设计并验证了一款异步坐标旋转数字处理器(CORDIC).首先设计出同步CORDIC电路,并得到关键路径延时数据,然后采用和同步类似的数据通路,用组合电路设计的异步握手控制单元取代同步电路的时钟,利用FPGA的内部进位链来匹配数据通路的延时.整个电路全部采用Xilinx公司的FPGA设计工具 ISE7.1进行设计和验证,布局布线后的仿真结果表明异步CORDIC处理器工作正确,利用同步电路设计工具,可以快速验证异步电路原型,缩短异步电路的开发周期.