专用VAD集成电路可测性设计研究

在专用集成电路设计,基于功能单元的片上系统（FCBSOC,function-core-based system-on-a-chip)设计技术正得到广泛使用。这种片上系统的可测性设计方法很多,如Fscan-Bscan法、Fscan-Tbus法和层次化测试生成法等。通过对这些可测性设计方法的研究,该文提出一种测试开销低、测试故障覆盖率高的层次化分析法来实现专用VAD（Video add data)集成电路的可测性设计。     

基于边界扫描技术的集成电路可测性设计

随着集成电路规模的不断增大，芯片的可测性设计正变得越来越重要。研究了目前较常用的边界扫描测试技术的原理、结构，并给出了边界扫描技术的应用。重点研究了基于边界扫描的外测试方式，即电路板上芯片间连线的固定故障、开路和短路故障的测试；利用硬件描述语言Verilog设计出TAP控制器，得到TAP状态机的仿真结果。     

多芯片组件(MCM)的可测性设计

为克服在线测试技术测试MCM时不能达到满意的故障覆盖率的困难,采用可测性技术对MCM进行设计．根据MCM的特点和测试要求,提出了在JTAG标准基础上扩展指令寄存器,添加专门的用户指令,融合扫描通路法、内建自测试法等可测性方法,分层次地对MCM进行全面测试．建立模型进行验证的结果表明：该方法能有效地测试MCM,缩短了测试时间,故障覆盖率达到95％以上．     

基于边界扫描技术的集成电路可测性设计

随着集成电路规模的不断增大,芯片的可测性设计正变得越来越重要.研究了目前较常用的边界扫描测 试技术的原理.结构,并给出了边界扫描技术的应用.重点研究了基于边界扫描的外测试方式.即电路板上芯片间 连线的固定故障.开路和短路故障的测试,利用硬件描述语言-Verilog设计出TAP控制器,得到TAP状态机的仿 真结果.     

边界扫描技术在PCB可测性设计中的应用

运用边界扫描技术，对PCB可测性设计进行了研究，给出了具体实现方法，并实现几种电路板的可测性设计。结果证明该方法有效缩短了电路板开发周期，降低了维修测试费用，具有较大的实用价值。     

基于扇出因子计算的动态可测性分析方法

可测性分析用于指导数字系统的计算机辅助测试与设计．传统的静态可测性分析法可信度差,我们分析了这种原因,发现数字系统的逻辑性在测试生成中随时间（动态）变化是导致静态可测性分析失真的根本原因．据此,提出了一种新的动态可测性分析法．该法以多扇出重汇聚分析为基础,引入新概念扇出因子,成功地刻划了可测性分析的动态性,因而可在线性时空消耗条件下,获得高精度的可测度,并实现冗故障的充分识别．     

数字电路可测性设计的一种故障定位方法

在逻辑函数ReedMuller模式的电路可测性设计方面，文章采用AND门阵列和XOR门树结构来设计电路，提出了一种设计方案，可实现任意逻辑函数的功能，而且所得电路具有通用测试集和完全可故障定位的特点。给出了进行故障定位的方法，并可把它应用于其他相关电路的可测性设计。     

基于难测故障冲突分析的非扫描可测性设计

时序电路的测试生成非常复杂.时序电路的可测性设计对于指导电路设计及测试生成是十分重要的.基于对在测试生成过程中的难测故障进行冲突分析,提出了一种新的评价电路可测性的测度conflict+,并在此基础上提出了一种两阶段的非扫描可测性设计方法.这种新的测度可以体现出时序ATPG中的绝大部分特征.运用该方法对一些实验电路进行可测性设计后,结果表明比近期的两种非扫描可测性设计方法nscan和lcdft在故障覆盖率、测试效率等方面都取得了更好的效果.     

基于UWB的128点FFT处理器的可测性设计

介绍了基于扫描测试的DFT原理和实现步骤,并对应用于UWB无线通信的128点FFT处理器进行可测性扫描设计.利用DFTCompiler实现了扫描链的综合,其故障覆盖率为99.96%.扫描链条数为16,最终实现可测性网表的输出,并在后端版图工具Soc Encounter中实现扫描链的正确识别.     

部分扫描设计中扫描链的选取

提出了部分扫描可测性设计中扫描链的选取方法，选取最小的触发器集至扫描链能打断电路中所有的反馈，同时使得电路成为流水线结构，采用组合电路的测试生成算法，理论上对于所有的非冗余故障可达到完全的故障覆盖率。     

可测试性设计在仿真中应用研究

电子系统的设计必须考虑可测试性.论述减少测试数量和简化测试程序的方法,讨论测试设计中的扫描设计和边界扫描等问题     

Localizing Test Power Consumption for Scan Testing

IntroductionScan design makes test generation of the circuit be thatof a combinational one . However , scan testing needs toscanin values of all scanflip-flops for eachtest patternthatcan make the test application cost and test powerconsumption prohibitively high. Test data volumecorresponding to scan testing is also large compared withthat of a non-scan circuit . The circuit can be burn out iftest power consumptionis toolarge during test application.Test data volume is also very i mportant f…     

扫描与边界扫描电路延迟故障的测试

本文提出了一种用于扫描通路与边界扫描易测试设计电路中锁存器的排序算法，通过减小锁存器的相关性来提高通路延迟故障的被测度。该算法已在Ａｐｏｌｏ工作站用ＤＯＭＡＩＮＣ语言实现。延迟故障模拟实验表明，排序电路同原序电路相比，其延迟故障被测度明显提高     

基于合约的构件易测试性设计支撑工具的设计与实现

构件技术的新特点为构件测试带来挑战.合约式设计是一种重要的软件易测试性设计方法.基于合约的构件易测试性设计为构件测试提供了一种有效的手段.设计并实现了一种新的合约式设计工具(PKUJDBCT),为构件的易测试性设计提供有力的支撑,并为今后进一步研究基于合约的构件易测试性设计方法打下了良好的基础.     

定点DSP芯片的一种BIST结构设计与实现

在内建自测试的基本原理上实现了一种有效地适用于16位定点DSP的BIST设计方案,包括内部逻辑的BIST设计和Memory的BIST设计;通过与IEEE 1149.1兼容的边界扫描技术来对BIST实现控制,并提供电路板级的测试.测试结果证明,该设计的故障覆盖率达到了98%以上,确保了DSP芯片的品质.     

模拟电路可测拓扑条件和可测性分析及可测性设计

深刻地阐述了系统的可测性问题 ,提出了从可测性分析和可测性设计两方面进行研究的观点 .针对支路故障诊断法 ,讨论了可测拓扑条件、可测性分析和可测性设计问题 ,提出了几个新的必要且几乎充分可测拓扑条件 ,并依据这些条件给出了可测性分析和可测性设计的一些方法     

A Novel Register Allocation Algorithm for Testability

In the course of high-level synthesis of integrate circuit, the hard-to-test structure caused by irrational schedule and allocation reduces the testability of circuit. In order to improve the circuit testability, this paper proposes a weighted compatibility graph (WCG), which provides a weighted formula of compatibility graph based on register allocation for testability and uses improved weighted compatibility clique partition algorithm to deal with this WCG. As a result, four rules for testability are considered simultaneously in the course of register allocation so that the objective of improving the design of testability is acquired. Tested by many experimental results of benchmarks and compared with many other models, the register allocation algorithm proposed in this paper has greatly improved the circuit testability with little overhead on the final circuit area.     

基于内建自测试的伪随机测试向量生成方法

内建自测试作为一种新的可测性设计方法,能显著提高电路的可测性.本文研究了内建自测试中的测试向量的生成方法,详细介绍了由线性反馈移位寄存器构成的伪随机序列生成电路的原理,给出了由触发器和异或门构成的外接型、内接型以及混合型伪随机序列生成电路.     

某型地空导弹测试模型划分的研究

各种高性能现役武器系统在长期的外场使用中暴露出的主要问题是：武器系统的测试性差、BIT未能满足使用要求和测试设备的效能差、数量多。为此提出测试性设计。并通过测试性分析来检验设计质量和引导改进设计。测试性设计要求既满足装备自身设计的兼容性又满足其整体作战战斗力的恢复和保障的一致性。简要阐述系统级测试性设计理论．重点结合某地空导弹作战系统对系统测试性模型划分理论进行讨论和验证,并提出问题。