基于CPLD的CMOS图像传感器的驱动电路设计

在分析CYPRESS公司的IBIS5-A-1300-CMOS驱动时序的基础上,设计了多斜率积分的驱动时序发生器。选用复杂可编程器件（CPLD）作为硬件设计载体,使用VHDL语言对驱动时序发生器进行了硬件描述。采用QuartusⅡ5．0软件对所做的设计进行了功能仿真,针对ALTERA公司的CPLD器件MAXⅡEPM570T144C3进行适配。系统测试结果表明,所设计的驱动时序发生器满足CMOS相机驱动要求,而且在同步快门下还能调节积分时间。     

基于CMOS图像传感器IBIS5-A-1300 的成像系统设计

介绍CMOS图像传感器IBIS5-A-1300的内部结构、主要特征和工作过程;对CameraLink接口的原理和优势做了简介;在此基础上结合Xilinx的FPGA芯片设计了一款成像系统,对系统的软硬件设计过程做了说明,并对其可行性做了简要分析。     

木材自动测量仪中图像传感器时序的设计

提出了一种基于CPLD(复杂可编程逻辑器件)实现木材自动测量仪中图像传感器驱动时序电路的方法.选用ALTERA公司的CPLD作为硬件设计平台,运用硬件描述语言对驱动时序电路进行了描述,并给出了部分程序(φ1的时序).采用ALTERA公司的仿真工具QUARTUSⅡ软件对所设计图像传感器的驱动程序进行了仿真,并用数字示波器测量输出波形.测量和仿真结果表明设计方案用于木材自动测量仪中图像传感器的驱动是可行的.     

超大阵列CMOS图像传感器时序控制驱动电路设计

分辨率是CMOS图像传感器最重要的指标之一,分辨率越高,意味着像素阵列越大,像素阵列横向尺寸的增大对时序控制驱动电路的驱动能力提出了更高的要求,纵向尺寸增大也使得延迟影响行选信号的正常产生.本文研究了超大阵列CMOS图像传感器时序控制驱动电路.在像素阵列尺寸确定的情况下,采用左右两端同时驱动来提高控制电路的驱动能力,分...     

一种基于CPLD的宽可调PWM信号发生器

介绍了自行研制的利用基于复杂可编程逻辑器件（CPLD）,实现的一种频率宽可调、高频调制的PWM信号发生器。该PWM信号的频率在1－2kHz可调,并调制在3－100kHz任意可调的高频脉冲上;其死区时间可调,且实现了2路信号输出互锁。     

HDTV视频同步与消隐时序控制信号的CPLD设计

ATSC HDTV视频输出采用了SMPTE的相应标准．将像素计数与行计数相结合，采用统计行分类编码的算法对SMPTE274M、SMPTE296M、SMPTE293M和SMPTE295M标准的同步与消隐时序控制信号进行了多平台的仿真分析，并在ALTERA公司的EPM7128上最终实现了本设计．     

基于CPLD的多功能计时器的设计

简述了EDA技术在电子系统设计中的功能和作用,阐述了用EDA工具和可编程逻辑器件设计多功能计时器的开发流程、仿真结果.实践表明,利用EDA技术进行电子系统的设计,有着设计快速、调试方便、研制周期短、系统可靠性高等一系列的优点,EDA技术是现代电子设计的发展趋势.     

一种基于CPLD的宽可调PWM信号发生器

介绍了自行研制的利用基于复杂可编程逻辑器件(CPLD),实现的一种频率宽可调、高频调制的PWM信号发生器.该PWM信号的频率在1～2kHz可调,并调制在3～100kHz任意可调的高频脉冲上;其死区时间可调,且实现了2路信号输出互锁.     

时序脉冲发生器的设计与实现

文章介绍了用在系统可编程器件设计和实现时序脉冲发生器。在系统可编程器件的应用改变了传统硬件设计的方法，大大缩短设计周期，降低成本，方便修改、调试，是电子系统设计的发展方向。     

基于CPLD的异步串行接口芯片设计

针对传统的异步串行接口设计方法,本文提出了通过VHDL语言在CPLD（复杂的可编程逻辑器件）上实现异步串行接口的设计方法．并通过MAXplus软件对软件程序仿真验证和硬件实测,结果表明,此电路工作正确可靠,灵活性强,能满足设计要求。     

基于CMOS图像传感器的压缩感知成像算法

近年来提出的压缩感知理论将信号采样和压缩同时进行,突破了奈奎斯特采样定理的限制,为低采样高分辨率成像提供了可能.为此,提出了一种基于CMOS图像传感器的压缩感知成像算法,采用并行处理策略对CMOS图像传感器A/D转换前的模拟像素矩阵进行压缩采样,减轻了A/D转换模块的负担,大大降低了CMOS图像传感器的功耗,并且该算法实现电路简单.仿真结果表明,所提算法能快速有效地进行测量值的获取,利用TVAL3算法重构的图像主客观质量较好.     

基于CPLD的图像传感器非均匀性校正

任何类型的图像传感器都存在着不可避免的非均匀性问题,非均匀性直接影响了传感器的成像质量及其应用范围.为此,讨论了多点校正方法的原理和算法,设计了基于复杂可编程逻辑器件(CPLD)的非均匀性校正实现方案,并针对CL512J型自扫描光电二极管阵列(SSPA)图像传感器进行了实时多点校正实验.结果表明,该校正系统能够将CL512J的非均匀性从40%降到2%.     

0.6μm CMOS工艺串行接口电路设计

采用0.6 μm CMOS工艺设计了AES加密模块的串行接口单元电路,提高了AES加密芯片的数据吞吐量。 基于CMOS互补逻辑的电路结构降低了的功耗,实现了与核心电路的电平匹配。全定制的设计方法优化了电路性 能和版图面积,提高了设计可靠性,降低了研究成本。     

基于FPGA的CMOS图像传感器采集系统设计

针对大市场、小目标实时监测系统测量视场与测量速度相互制约的问题,研究了基于FPGA的具有CMOS ROI控制功能的图像采集系统的设计。应用FPGA驱动CMOS IBIS-6600,并对其获取图像进行实时预处理,提取小目标位置信息,进行图像开窗跟踪,实现对高速运动的小目标实时精确定位。开窗跟踪技术,缓解了监测系统中测量视场与测量速度间的矛盾。     

基于FPGA的CMOS图像敏感器驱动电路设计

介绍了一种用于卫星姿态测量的CMOS图像敏感器——STAR250,分析了其驱动时序信号,选用现场可编程门阵列(FPGA)作为硬件设计平台,使用VHDL语言对驱动时序电路进行了硬件描述,经布线、仿真、测试后验证了驱动信号的正确性。     

基于MSP430的本安型矿下显示板设计

为了矿下的信息显示与传递,设计了一款以MSP430为核心、EPM570为拓展的矿用信息显示板。该显示板主要通过对电源模块的稳压设计来实现3.3 V的电源输出,实现该设备的本质安全型特性,同时通过通信信号模块的隔离滤波设计实现矿下作业信息交流的稳定。该设备利用MSP430单片机接收到受到的信号进行接受和处理后,将地址和数据分类打包给EPM570。EPM570在接受数据后将数据依照分配的地址传输给控制LED和数码管的锁存器,将信息显示出来。     

基于复杂可编程逻辑器件的数字频率计的设计与实现

采用自上向下的设计方法，设计了基于复杂可编程逻辑器件的数字频率计．以AT89C51单片机作为系统的主控部件，完成电路的测试信号控制、数据运算处理、键盘扫描和控制数码管显示．用VHDL语言编程，由CPLD（Complex Programmable Logic Device）EPM7128SLC84—15完成各种时序控制及计数功能．该系统具有结构紧凑、可靠性高、测频范围宽和精度高等特点．     

基于复杂可编程逻辑器件的数字频率计设计

选用在系统可编程大规模集成ispLS11032-70PLCC84芯片作硬件电路，以Lattice Expert7.1作EDA设计工具，设计一种新型数字频率计，该频率计采用ABEL－HDL对其中的各部分元器件进行编程，实现了闸门控制电路、计数电路、多路选择电路、位选电路、段选电路等。频率计的测频范围：1Hz-70MHz。该设计方案通过了软件仿真、硬件调试和软硬件综合测试。