雷达目标回波高速采集系统的设计

论述了一种雷达目标回波高速采集系统的设计思想和系统结构．针对高速FIFO指针环的结构特点，设计了一种采样预触发电路，有效解决了门限检测时回波采集丢失有效数据的问题．系统采用PCI总线的接口技术和可编程逻辑器件，实现了双路50MHz实时采样。     

一种高速顺序采样方法

论述了一种适用于低速采样系统采集高频宽带周期信号的高速顺序采样方法 .利用在本地锁相环产生的一个与信号重复周期Trep相近的时钟信号作为采样保持电路的控制信号 ,采样时钟周期Ts 与信号重复周期之间的差值为ΔT =± (Ts-Trep) ,而时间ΔT反映了等效采样的时间分辨力 .探讨了锁相环路的设计和系统触发原理 ,给出了差频采样的原理框图及相应的触发电路 .该方法突破了传统顺序采样在使用商用可编程延时器时的局限性 ,在测控、虚拟仪器、信息处理等领域具有广泛的应用前景     

引入SRAM的三级缓存技术在高速通信中的应用

在高速通信过程中,数据处理系统通常需要数据缓存来实时存储收到的数据.利用现场可编程门阵列(field programmable gate array,FPGA)内部资源构建的先进先出(first in first out,FIFO),其容量有限,在数据通信过程中由于读写速度不匹配而导致FIFO溢出,从而出现丢数现象.为...     

新兴多核工作负载访存行为的定量分析

工作负载分析是片上多处理器末级缓存设计的关键先导工作。分析了一组访存密集型多线程RMS(recognition-mining-synthesis)工作负载工作集大小、数据共享行为和空间局部性等访存行为,研究了末级缓存的设计空间,探讨了未来片上多处理器的缓存体系结构设计。实验结果表明:大容量DRAM缓存有助于满足这组负载的大工作集对缓存容量的需求,使用128MB DRAM缓存比不使用时平均可以减少18%的L1缓存缺失延迟;共享缓存设计比私有设计性能更好,8MB的共享缓存可以比相同总容量的私有缓存提高25%的缓存性能;基于步长的硬件数据预取机制可以提高25%的性能。因此,对于访存密集型RMS负载,宜采用一个128MB的DRAM缓存、一个8MB片上SRAM缓存,结合一个8表项的流式预取器,构成缓存子系统。     

稀疏假设下双频功率放大器的建模与预失真

提出一种简单而灵活的功放建模与预失真改进方法.该方法基于Volterra级数核系数的稀疏性假设,结合最大似然估计和最佳模型确定的信息准则,并且在选择活跃系数时结合了贪婪算法.将该技术应用于输入信号中心频率为2.61 GHz的宽带码分多址(wideband code division multiple access,WCDMA)信号和中心频率在2.69 GHz处的长期演进(long term evolution,LTE)信号的双频功率放大器预失真中,将输入信号放到欠采样双频预失真结构中,分别得到2个频带的预失真仿真测试结果.与Volterra级数和记忆多项式模型进行对比,结果表明,双频欠采样方法在预失真时减少了Volterra级数的参数,与传统Volterra预失真器相比,所提出的欠采样双频预失真器满足参考标准的频谱掩模和误差矢量幅度限制,在达到线性化补偿相同效果下,所提模型参数量减少了40％以上,减少了模型的复杂度.     

基于LabVIEW的多通道振动测试与分析系统

为利用计算机系统迅速高效地实现测试与分析功能,研究了一种基于虚拟仪器软件LabVIEW的多通道振动测试与分析系统。该系统中,专门设计的外置式数据采集箱具有多通道输入信号调理,内、外触发采样控制,A/D转换和先入先出(FIFO)缓存等功能;采用增强型并口(EPP)实现计算机与外置数据采集模块的高速数据传输。结果表明,该系统具有较高精度,并能实现振动信号的采样、存盘、分析和回放功能。     

基于FPGA的图像数据缓存控制器设计

介绍了SDRAM存储器的工作原理及其特点,给出了以大规模可编程逻辑器件FPGA为核心、SDRAM为缓存的高速图像数据缓存控制器的设计.该控制器实现了对SDRAM接口以及读写FIFO的时序控制,并通过在SDRAM存储器内部切换帧的方法大大提高了图像数据的传输效率.     

容量优化的多用户MIMO T-H预编码算法

针对多用户多输入多输出(MIMO)系统的下行链路,提出一种优化系统容量的Tomlinson-Harashima预编码(THP)算法.该算法根据用户子信道的衰落状况,对各个用户分别采用不同的缩放因子进行干扰预抵消处理,有效降低了等效噪声的熵值.同时结合多用户预编码排序算法来改变THP算法的预编码顺序,改善了用户子信道的衰落系数.仿真表明:与传统的THP算法相比,该算法能够有效提高系统容量(特别是在低信噪比情况下).当信噪比为5 dB时,采用该算法的10×10 MIMO系统在容量上有4 (bit*s-1)/Hz的增益.     

基于串行总线的井下多通道高速高精度数据采集系统的设计

设计了一种八通道高速高精度并行数据采集系统.该系统具有14位分辨率,4×105次/s最高转换速度.采用复杂可编程逻辑器件(CPLD)实现了数据采集速率和采集数据量的程控选择功能,并控制FIFO缓存波形数据.数字处理器(DSP)通过串行命令总线控制采集速率、采集深度并启动采集;通过串行高速数据总线读取采集数据并进行实时处理.整个电路控制灵活,指标先进,结构紧凑,适合高性能井下设备使用.井下测试结果表明,波形特征明显,信噪比高.     

微机系统数据采集接口实验研究

介绍了基于微机系统的数据采集实验卡的结构和软硬件设计.该数据采集卡基于ISA总线设计,具有中断和查询两种采样工作模式,能完成多通道模拟信号输入采样和数模转换输出实验,程序对可编程计数器控制,能完成不同采样速率的实验.学生通过该实验可加深对系统总线、模/数、数/模转换、可编程计数器等硬件的理解和运用,增强编写底层驱动程序的能力.     

FIFO电路在液晶显示控制器中的应用

在分析液晶显示（LCD）控制器总体结构的基础上,阐述了用异步FIFO（先进先出）电路来解决显示存储器的并发访问和异步时钟域问题．给出了FIFO电路结构,并对其工作原理进行了分析．为减小亚稳态的出现几率,提高电路的工作稳定性,提出了两种方法来优化FIFO电路．一是用格雷码代替二进制编码,因为格雷码在任意两个相邻的数之间转换时,只有一个数位发生变化,这样可以有效缩短过渡周期．二是用两级触发器来同步输入的异步信号．FIFO电路使用VerilogHDL语言实现,并用Modelsim进行仿真．该设计已经成功运用到一款针对手持设备应用的LCD控制器中,测试结果表明该控制器工作正常,画面稳定、清晰．     

输电线路行波电流全波采集装置的原理及应用

在现有的行波电流采集装置的技术方案上加以改进和创新,提出了的一种新型的行波电流信号采集电路。即利用一个多路开关对两个不同精度和测量范围的电流互感器进行切换的方式来分别实现测量用电流信号采集和故障电流的采集,利用一个FIFO存储器连接A/D转换器输出,实现数据的缓冲和临时存储,为后续的故障电流完整信息恢复提供支持,从而使测量精度和抗饱和能力得到提高。     

Low Latency High Throughout Circular Asynchronous FIFO

This paper describes a circular first in first out （FIFO） and its protocols which have a very low latency while still maintaining high throughput. Unlike the existing serial FIFOs based on asynchronous micropipelines, this FIFO＇s cells communicate directly with the input and output ports through a common bus, which effectively eliminates the data movement from the input port to the output port, thereby reducing the latency and the power consumption. Furthermore, the latency does not increase with the number of FIFO stages. Single-track asynchronous protocols are used to simplify the FIFO controller design, with only three C-gates needed in each cell controller, which substantially reduces the area. Simulations with the TSMC 0.25 μm CMOS logic process show that the latency of the 4-stage FIFO is less than 581 ps and the throughput is higher than 2.2 GHz.     

嵌入式组合导航系统中高速通信链的实现

在基于DSP和FPGA的嵌入式组合导航系统中,为了满足系统的小型化、低功耗、低成本、高精度等要求, 使用一片FPGA芯片来完成系统各单元间的逻辑控制和多路异步串行口扩展,并且在其内部设计了串行口接收和发送双缓存FIFO。同时,为了减少系统完成数据输入输出任务时中断CPU的次数,在DSP内部RAM中设计了乒乓缓存器,并利用TMS320C6713的EDMA(Enhanced Direct Memory Access)功能完成FPGA内部FIFO和DSP内部RAM中乒乓缓冲器之间的数据传输。试验结果证明,此方法可以在没有CPU干预的情况下,使得多路异步串行口均能在11.52Kbit/s波特率下稳定地工作,有效提高该系统的实时性和可靠性,使得DSP更专注于导航计算。     

基于CPLD的曼彻斯特码高速传输系统设计

介绍了一种基于复杂可编程逻辑器件 (CPLD)的曼彻斯特码高速数据传输系统设计方案。其特点是 :①将曼彻斯特编码、解码及其相关的控制逻辑集成于CPLD中 ,减小了传输系统的规模 ;②工作方式由微处理器 (MPU)编程控制 ,可以根据传输信道的特性选择不同的数据格式及传输速率 ,通用性强 ;③输入、输出采用并行方式与先进先出缓冲存储器接口 ,传输过程中无须干预 ,降低了传输系统对MPU的负载 ,有利于系统总体性能的提高。该方案特别适用于实时多任务下的高速数据采集与传输系统。     

基于DSP与FIFO的多路雷达数据转换系统设计

在处理多路高速雷达信号过程中,数据的采集和存取是最重要的环节之一．由于DSP的工作时钟和A／D的采样速率不同,为了提高DSP的工作效率,避免丢失数据,就采用FIFO作为两者之间的接口．阐述了基于FIFO与DSP的雷达高速数据转换系统的设计思想,并给出了FIFO处理数据的程序流程．     

异步FIFO设计

为了解决数字系统中多个时钟不协调的问题,采用可编程逻辑器件为平台设计了一款异步先进先出的数据缓存器,通过使用格雷码编码方式使得亚稳态发生的概率降到最低,最后使用Verilog HDL硬件描述语言在QuartusⅡ软件中仿真验证.     

马占相思木材酸碱性质与抽提物含量及其相关性

对10年生马占相思木材酸碱性质和抽提物含量进行了测定和相关分析，结果表明：马占相思木材平均pH为5．34，呈酸性，其酸缓冲容量和碱缓冲容量分别为0．142mmol和0．053mmol，两者的比值为2．68，其冷水、热水、1％NaOH和苯-醇的抽提物含量平均值分别为4．84％，5．75％，15．98％和6．09％；心材的酸缓冲容量和冷水、热水、1％NaOH及苯-醇的抽提物含量明显高于边材，并随着树干高度的增加而减小；而pH和碱缓冲容量则低于边材，并随着树干高度的增加而增大；pH与酸缓冲容量及热水、1％NaOH和苯-醇的抽提物含量呈负相关，而与碱缓冲容量和冷水抽提物含量呈正相关。     

沙漠地区3种工业用灌木的构造及酸碱特性研究

本文分析研究了3种沙生灌木的构造和酸碱特性。研究结果表明：①3种灌木材的纤维形态较好，纤维含量高，是生产纸浆、纤维板和刨花板的优质原料。②3种灌木材均呈弱酸性，pH值在5.27～5.48之间，酸性接近；3种灌木材总缓冲容量在0.469mmol～0.494mmol之间，其中酸缓冲容量在0.026mmol～0.028mmol之间，碱缓冲容量在0.441mmol～0.468mmol之间；脲醛树酯胶固化时间随3种灌木材的pH值和减缓冲容量的增加而增长。