基于FPGA的多功能等精度频率计的设计

根据等精度测频原理,本设计克服了基于传统测频原理的频率计的测量精度随被测信号频率的下降而降低的缺点。选用FPGA芯片通过VHDL编程实现,提高了测频系统的稳定性,可实现频率、周期、脉宽和占空比的等精度测量。仿真和试验结果表明,该系统具有较高的实用性和可靠性。     

基于VHDL语言的数字频率计设计

传统数字频率计由于在高频段受基准时钟频率的限制,其测频精度受到很大的限制.本文应用EDA技术,很好的解决了这一问题.文中论述了数字频率计的设计原理、开发环境、设计步骤、设计框架,以及应用VHDL语言对系统的实现方法,说明了各模块和系统输入输出信号的功用.应用MAX＋PLUSⅡ对系统进行仿真验证,结果表明所设计的数字频率计不但测频精度达到较高的水平,而且能够实现连续不间断测频.     

基于FPGA的等精度频率计的设计

本文基于FPGA等精度测频原理设计了一种数字频率计,具有精度高、可靠性高及测频范围宽的特点.利用Quartus Ⅱ软件,通过VHDL语言,进行了仿真,验证了本设计的正确性.     

基于单片机和CPLD的数字频率计设计

介绍了以89552单片机和复杂可编程逻辑器件（CPLD）为核心的数字频率计的设计．利用CPLD来实现频率、周期、脉宽和占空比的测量计数;采用单片机完成测试控制、数据处理和显示输出．同时,运用等精度的设计方法,克服了基于传统测频原理的频率计的测量精度随被测信号频率的下降而降低的缺点．实验结果表明,所设计的数字频率计性能稳定、测量精度高．     

精度可变频率计的设计

本文利用EDA方法设计一种高精度频率计,能够测量0—99MHZ的信号频率,精度分为1HZ和0.1HZ两种。硬件仿真表明该频率计测频迅速准确,最大误差不超过0.007%。     

精度可变频率计的设计

本文利用EDA方法设计一种高精度频率计,能够测量0—99MHZ的信号频率,精度分为1HZ和0.1HZ两种。硬件仿真表明该频率计测频迅速准确,最大误差不超过0.007%。     

EDA在数字频率计中计数模块里的应用

计数模块是数字频率计系统的核心模块,频率测量的主要工作由它来完成.本文根据数字频率计的特点,在Altera公司的FPGA开发平台QuartusⅡ中实现,同时采用VHDL硬件描述语言,提出了一种实用性较强的计数模块的设计方案.     

基于EDA技术的多功能等精度数字频率计的设计

在对三种测频方法进行分析的基础上,介绍了基于EDA技术的等精度测频原理。给出采用AT89C51实现控制并通过FPGA来设计多功能等精度数字频率计的具体方法。该频率计可以兼顾频率计对速度、资源和测频精度等各方面的优化需求。     

基于EPM240和MSP430的等精度频率计

为提高信号频率的测量精度,设计了基于EPM240和MSP430的等精度频率计,包括恒温晶振、等精度计数单元和频率计算显示单元。该等精度频率计以CPLD（Complex Programmable Logic Device)芯片EPM240T100C5和单片机MSP430F149为核心,YM1602为液晶显示模块,单片机启动CPLD完成等精度计数后读取计数值进行频率计算并显示。理论计算及实际测试结果表明,该频率计的量程为0.5 Hz～10 MHz,全程测量相对误差小于2×10^-8,满足项目中的测频要求。     

等精度数字频率计几种设计方案的实验研究

研究了采用不同器件、不同设计方法实现等精度频率计的5种设计方案。依据等精度频率测量原理,分别针对51单片机、C8051F单片机、FPGA与单片机、FPGA及SOPC几种系统的等精度频率计设计方法、特点进行了详细的分析和实验教学研究。以及在此基础上扩展实现周期测量、占空比测量、脉宽测量功能的方法。意在引导学生拓展思路,使等精度数字频率计设计的实验教学实施具有启发性、开放性、探索性等特点。     

基于单片机控制多功能频率计的CPLD实现

介绍了利用ALTERA公司MAX7000系列CPLD芯片实现单片机控制的多功能等精度频率计，CPLD芯片逻辑采用VHDL语言设计，给出了系统的功能、结构和设计方法。     

基于单片机和CPLD的等精度频率计设计

本文主要论述了利用CPLD进行测频计数,单片机实施控制实现多功能频率计的设计过程.该频率计利用CPLD来实现频率、周期、脉宽和占空比的测量计数,利用单片机完成整个测量电路的测试控制、数据处理和显示输出.     

基于FPGA的等精度数字频率计设计

根据等精度测量的原则,选取了综合测量法作为数字频率计的测量算法,提出了一种基于FPGA(Field Programmable Gate Array)的数字频率计设计方案.给出了该设计方案的实际测量效果,证明该设计方案切实可行,能达到较高的频率测量精度.     

利用CPLD设计高速等精度频率测量仪

介绍了等精度测频原理，该原理具有在整个测试频段内能够保持恒定的高精度优点；利用VHDL语言设计了高速的等精度测频模块，并下载到CPLD中，通过与单片机的独立接口，将测量到的数据传送到单片机中，由单片机完成计算和显示的功能；采用CPLD配合单片机的设计方案，具有造价较低、速度高、精度高的优点，并且可以通过软件下载而达到仪器硬件升级的目的；该测频仪克服了直接测频仪对测量频率需要采用分段测试的局限。     

基于CPLD的SCI串行接口芯片设计

笔者利用CPLD芯片的大容量、可编程特性,设计了SCI串行接口芯片,以满足单片机与PC机串行接口的要求。着重介绍了该接口芯片的结构原理、硬件构成及接口芯片的VHDL程序设计过程,并通过CPLD的开发平台MAX＋PLUXⅡ仿真,实验证明了设计的正确性。     

基于等精度测量原理频率计的设计与实现

以单片机为核心控制器件,采用等精度同步测量技术,设计了具有量程自动切换功能的频率计.在阐述系统工作原理和构成的基础上,对系统的测量误差进行了分析.实际测量结果表明:该频率计可以实现对频率范围0.1 Hz～30 MHz的信号进行频率测量,测量精度在0.01％以内,且不随被测信号频率的变化而变化.     

基于FPGA的等精度数字频率计设计

针对直接测量法无法同时兼顾高频信号和低频信号,且测量误差大、设计相对麻烦的问题,本文选用等精度测量法设计了数字频率计,能够适应不同量程范围内频率的测量,且误差不随频率的变化而变化。通过仿真验证了设计精度和系统性能的有效性,并能够实时显示测量结果。最后将电路下载到FPGA教学实验箱上,经过实际测试,技术性能指标满足了设计要求。     

基于FPGA的数字频率计设计与仿真

本设计用VHDL语言在FPGA器件上实现数字频率计的设计,其测频范围是0～1MHz,分三个量程。能够用数码管显示被测信号的频率,而且具有量程自动切换功能。在软件平台MAX＋PLUSⅡ环境下通过了编译、仿真,并下载到FPGA器件上验证其正确性。     

基于VHDL的简易公用电话计时计费系统设计

根据实际公用电话计时计费系统运行规律,基于VHDL硬件描述语言,利用FPGA器件EP1K30TC144-3和GW48EDA实验箱模拟了公用电话系统,通过了QuartusⅡ软件的功能仿真和实际调试,体现了EDA技术的设计优越性。     

基于VHDL的数字频率计的设计

在电子设计领域．随着计算机技术、大规模集成电路技术、EDA技术的发展和可编程逻辑器件的广泛应用,传统的自下而上的数字电路设计方法、工具、器件已远远落后于当今技术的发展。基于EDA技术和硬件描述语言的自上而下的设计技术正在承担起越来越多的数字系统设计任务。本文的数字频率计设计．采用自上向下的设计方法,实现整个电路的测试信号控制、数据运算处理和控制数码管的显示输出。一块复杂可编程逻辑器件CPLD芯片EPM7128SLC84—15完成各种时序逻辑控制、计数功能。在MAX＋PLUSii平台上．用VHDL语言编程完成了CPLD的软件设计、编译、调试、仿真。CPLD芯片的现场可编程性,不但大大缩短了开发研制周期．而且使本系统具有结构紧凑、体积小．可靠性高．测频范围宽、精度高等优点。本文详细论述了系统自上而下的设计方法及CPLD的软件编程设计。