RTL集成电路的时序深度

在高层次测试生成中，为了更好地利用高层次电路的结构信息，以Verilog硬件描述语言描述的电路为研究对象，提出寄存器传输级（RTL）集成电路的静态时离深度和动态时序深度概念，从静态，动态两方面出发度量语句的执行效果和程序运行的时离关系，并结合实例分析了二者在高层次测试生成中的应用，高层次行为信息的提取也将为高层次设计和验证提供方便。     

一种面向测试的RTL行为抽象与蕴含方法

针对寄存器传输级（register transfer level,RTL)行为的抽象，提出了一种层次化的带条件的表示，这种抽象的行为是面向测试的，它不仅表达简单，而且能很方便地进行蕴含操作，通过抽象，电路可以规范为行为集，并代替电路本身进行功能测试向量的生成，在测试生成过程中，大量地应用蕴含操作何以使其中的行为得到简化，并极大地提高了系统的效率。     

用Verilog HDL开发生物芯片的探讨

为了降低生物芯片的制作成本，使其能批量生产，可采用一种优秀的硬件描述语言Verilong HDL进行开发．用Verilog HDL开发生物芯片，根据自身的设计思路形式化抽象表示电路的结构和行为能提高电路设计效率、缩短芯片制作周期、降低芯片的制作成本，并为大规模批量生产提供有利的条件，因此用Verilog HDL开发生物芯片具有良好的发展前景．     

从Verilog到VHDL的翻译器VtoV的设计与实现

研究硬件描述语言Verilog和VHDL共有的语言特性,研制SUN SPARC2工作站环境下的翻译系统。在SUN SPARC2工作站平台上使用C＋＋提取出一个组通用的硬件数据结构,可以进行代码重用。在SUN SPARC2工作站上设计和实现了一个从硬件描述语言Verilog到VHDL的翻译器VtoV。该翻译器能够实现从Verilog的行为子集到VHDL的转换。     

硬件描述语言VHDL到Verilog的翻译

分析了两种常用硬件描述语言 Verilog和 VHDL的语言特征 ,找出它们之间内在的对应关系 ,并阐述了由 VHDL向 Verilog语言翻译的实现方法。这对于硬件设计具有辅助作用     

寄存器堆设计方法研究

本文利用Verilog硬件描述语言设计了一个寄存器堆,并对其进行了仿真测试。该寄存器堆包含32个32位的寄存器,具有2个读端口和1个写端口．仿真结果表明该寄存器堆的功能是正确的。     

单片机与FPGA逻辑接口的Verilog实现

提出了一种FPGA与MCS51单片机接口的逻辑实现方法,并给出了Verilog硬件描述语言的源程序。本设计在实际电路中得到验证,其性能是可靠的。     

RTL级符号模拟系统

给出了一组从Verilog HDL到可符号执行代码的转换规则,并且提出了ProcessQueue机制。通过运用符号模拟的方法和二叉决策图技术,给出了一个RTL级的符号模拟系统的实现方法。本系统能够有效地对RTL级Verilog算法进行符号模拟,并且支持带有时间延迟的If结构的符号模拟。     

RTL组合电路描述的Verilog HDL编译器的设计

设计了一个针对ISCAS85／89Benchmark,用于RTL组合电路VerilogHDL描述的编译器,这个编译器可以作为RTL电路测试研究的辅助工具,在对VerilogHDL和RTL描述的特点进行分析的基础上,阐述了该编译器解析VerilogHDL描述、创建功能模块类库和RTL描述转化为无层次分块的门级描述的基本原理,提出了主要问题的解决策略。     

RISC处理机设计方法研究

本文利用Verilog硬件描述语言设计了一个32位RISC处理机，该处理机的指令系统包括13条指令，其中算术逻辑运算类指令8条、存储器访问类指令2条、转移类指令3条。仿真测试的结果表明该处理器的功能是正确的。     

Verilog HDL语言RTL级描述的可综合性

所谓逻辑综合就是将较高抽象层次的描述自动转换到较低层次描述的一种方法。由于Ｖｅｒｉｌｏｇ ＨＤＬ（Ｖｅｒｉｌｏｇ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）本身的特点，许多面向仿真的语句虽符合语法规则却是不能综合的，这在设计中必须加以避免。同时讨论了如何写出Ｖｅｒｉｌｏｇ ＨＤＬ可综合风格的ＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）级语言描述的程序。     

Verilog HDL与SystemC的语法等效性

针对电子系统设计中使用不同语言制约设计效率的问题,研究了SystemC2.0与VerilogHDL的语法在基本语法结构、时间模型、等待和事件模型、调度模型等方面的等效性,得出如下结论:对于门级以上级别的描述,所有的VerilogHDL的描述总可以在SystemC中找到对应描述;开发EDA设计工具,实现从VerilogHDL描述的知识产权自动转换到SystemC描述是可行的.     

优先级资源共享在RTL综合中的实现

针对现场可编程门阵列内部复杂算术操作资源有限、资源占用面积较大以及RTL级(寄存器传输级)综合中面积优化大多仅针对一般逻辑操作的问题,提出了一种优先级资源共享方法.该方法通过改进普通的资源共享方法,使不同时刻进行的算术逻辑单元(ALU)按照相同输出、相同输入、无共同端口的优先级顺序依次进行共享.实验结果表明:该方法不仅可以减小ALU的个数,达到面积优化的效果,而且和普通的资源共享方法相比,其所需多路选择器更少,时序结果更好,还能避免数据流冲突.     

基于Verilog HDL的简易数字频率计设计

利用“自顶向下”的设计方法,采用VerilogHDL硬件描述语言和原理图描述相结合的方式,设计了简易数字频率计系统,并在Quartus11软件环境下对设计项目进行了编译和时序仿真。仿真结果表明,该设计能根据输入信号频率进行量程自转换调整。给出了测量结果并在实验板上4位七段数码管上进行正确显示．     

基于Max-Log-MAP算法的Turbo码的硬件设计与实现

Turbo码的应用使得信道编码技术发生了革命性的变化，其译码性能距离Shannon极限只有0．7dB．因而被广泛用于功率受限的无线信道。针对3GPP TS25．212协议给出的WCDMA系统中的Turbo编码器结构．提出了一种硬件实现方法，用Verilog HDL语言描述了译码器各功能模块，并在active HDL中实现了编译和仿真。