PSD激光三角法弱反射微振动测量系统

设计了基于位敏探测器PSD(Position Sensitive Detector)的激光三角法测量系统,可测量类似扬声器振膜物体的弱反射宽带微振动位移.信号处理采用全模拟电路实现,低输入偏置电流、中速运算放大器OP271EZ作为前置放大器,二像限除法器AD734构成除法电路.     

嵌入式系统低功耗软件技术的研究与探索

对于嵌入式系统而言,功耗问题是一个非常关键而且重要的问题.如果想要从整体上有效降低功耗,需要从系统的观点来审视嵌入式系统的功耗问题.实现嵌入式系统的低功耗,不仅仅需要系统硬件方面的支持,更加需要从软件设计方面进行慎重考虑.只有真正做到硬件方面和软件方面的优化配合才能真正实现嵌入式系统的低功耗运行.在本文中,笔者着重分析了嵌入式系统低功耗软件技术.     

应用于CIS的高速低功耗LVDS驱动电路设计

随着CMOS 图像传感器(CIS)在空间分辨率和时间分辨率的不断提升,CIS 的数据量在不断增加;同时,现代社会对低功耗CIS 的需求也越来越多. 设计了应用于CIS 的高速低功耗低压差分信号(LVDS)驱动电路.采用输出摆率控制的电流开关驱动器,该结构不需要在电流开关驱动器的输出端外接匹配电阻实现阻抗匹配,从而减小了电路的功耗;同时利用电流开关驱动器的电流源来实现预加重功能,没有额外的电流源和控制电流源的辅助电路,因此减小了LVDS 驱动电路的整体功耗. 论文采用0.13 μm CMOS 工艺绘制LVDS 驱动电路的版图,面积为0.025 mm2. 在不同工艺角、电源电压和温度下后仿结果为:LVDS 驱动电路在速率为2 Gbit/s 时的最高功耗为23.43 mW,此时在100 Ω 的终端电阻上的摆幅为439 mV,输出共模电平为1.26 V,抖动为15.0 ps.     

用于无线传感网的低功耗集成电路技术

在传统集成电路(IC)的低功耗设计方法基础上,提出3种低功耗技术,并实现无线传感网传感器节点,作为实例验证。在系统级,提出联合编译技术的优化策略以及为无线传感网提供特殊低功耗模式的硬件架构。在电路级,基于集成电路算子设计方法学,考虑到在算法映射阶段时钟布局,提出时钟算子。以上技术均通过一个无线传感网传感器节点的低功耗设计实例来验证。测试结果显示,使用新提出的3种方法,在深度睡眠模式下,传感器节点芯片功耗为167μW,板级功耗可以达到1.035 mW。     

新型高速低功耗CMOS动态比较器的特性分析

为了降低sigma-delta模数转换器功耗,针对应用于sigma-delta模数转换器环境的UMC 0.18 μm工艺,提出1种由参考电压产生电路、预放大器、锁存器以及用作输出采样器的动态锁存器组成的新型高速低功耗的CMOS预放大锁存比较器.该比较器中输出采样器由传输门和2个反相器组成,可在较大程度上减少该比较器的功耗.电路采用标准UMC 0.18 μm工艺进行HSPICE模拟.研究结果表明:该比较器在1.8 V电源电压下,分辨率为8位,在40 MHz的工作频率下,功耗仅为24.4 μW,约为同类比较器功耗的1/3.     

低功耗模糊控制器的CMOS模拟电路实现

为了解决软件实现的模糊控制器速度低的问题,研制了模拟电路实现的模糊控制器.设计了以下单元电路: 结构精简的新型Z型、 Gauss型和S型隶属度函数电路、电流模求小电路和一种不需要除法器的重心法去模糊电路.以此构造的两输入一输出9条规则的零阶TS模糊控制器已在无锡上华0.6 μm CMOS工艺下制造.测试结果表明: 在±2.5 V的工作电压下精度为±3.5%, 功耗仅为3.5 mW, 模糊推理的速度是0.67×106 s-1.该控制器在功耗、精度和面积上有优势,可用于实时控制.     

动态测试系统微功耗技术研究

本文介绍了在动态测试系统中实现微功耗的关键技术以及对电路进行优化设计的常用方法;着重阐述了微功耗优化技术的相关内容;在分析现有模拟器件和功耗模型的基础上,从物理逻辑设计、软件编程优化、低功耗映射等方面评述了当前低功耗关键技术,并提出了相关可行的改进方案。     

基于FPGA的除法器设计

运用移位、比较以及减法等主要操作设计一种基于FPGA的除法器,克服了常见除法器要求除数为2的指数幂、商为带余数的整数等限制,一定程度上扩展了除法器的功能.     

基于ARM的校耙器系统设计

提出了一种基于32位低功耗ARM7嵌入式芯片LPc213x的校耙嚣系统的设计方案,详细介绍了系统的硬件构成及软件的功能实现.本系统具有功耗低、精度高的特点.     

Radix-8复数除法器的设计与实现

设计了一种高性能、低功耗的Radix-8时序复数除法器.该复数除法器采用了逐位递归算法和操作数预变换技术,并在传统结构的基础上,选用冗余形式保留预校正变量,节省了超长进位加法器的使用,缩短了关键路径的延时.设计还通过实部和虚部商位的合并以及基于6输入查找表结构的硬件优化,提高了乘加逻辑单元的资源利用率.Stratix-Ⅱ型现场可编程逻辑器件仿真验证表明,与使用超长进位加法器的传统结构相比,所设计的复数除法器的速度提高了44%,硬件资源减少了31%.     

0.18μm CMOS高集成度可编程分频器的设计

采用标准0.18 μm CMOS工艺,提出了一种高集成度可编程分频器.该电路所采用技术的新颖之处在于：基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,从而大大提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更紧凑.仿真结果表明,在1.8V电压、输入频率Fin=1 GHz的情况下,可实现任意整数且步长为1的分频比,相位噪声为-173.1 dBc/Hz@1 MHz,电路功耗仅为9 mW.     

新型高频高线性CMOS跨导线性电流模乘/除法器设计

针对传统CMOS电流乘除法器存在线性度不高、工作频率低等缺点,提出一种以平方根电路、平方/除法器电路为核心的基于MOS管跨导线性原理的新型高频高线性CMOS电流模乘/除法器。在TSMC0.35μm CMOS集成工艺下进行HSPICE仿真测试表明:该电路在3V电源电压下,-3dB带宽可达到35.1MHz,电源静态功耗为202.68μW,输出电流为0～25.1μA,非线性误差为0.85%,总谐波失真为0.14%。本文提出的乘除法器电路与Tanno、Lopez等提出的基于跨导线性原理的乘除法器电路相比,优点在于-3dB带宽提高了,功耗降低了,电源电压降低了,线性度提高了,精度提高了,并且采用了相对更先进的0.35μmCMOS工艺,可缩小芯片面积,节约成本。     

一种通用的可编程双模分频器

提出了一种通用的可编程双模分频器,电路主要由3部分组成: 9/8预分频器,8位可编程计数器和ΣΔ调制器构成。通过打开或者关断ΣΔ调制器的输出来实现分数和整数分频两种工作模式,仅用一个可编程计数器实现吞脉冲分频器的功能。9/8预分频器采用提高的TSPC动态触发器实现,而可编程分频器和调制器采用数字综合后布局布线的方法实现。基于SMIC 0.18μm 1.8V 电源CMOS工艺的SpectreVerilog仿真表明：它能在分频比56-2 047范围内工作,最大工作频率大于2GHz,消耗的电流小于4mA,适合应用在高性能的频率综合器中。     

一种12-bit 1MSPs SAR ADC的设计

设计了工作在5 V单电源电压下,典型采样速度为1 MSPs的12位低功耗逐次逼近型模数转换器。设计中D/A转换器采用了加电容分压器的电荷分布式结构,在扩展并行D/A转换器分辨率的同时大大节省了芯片面积,内置的3.3 V参考电压源采用自偏置的供电方式,提高了基准电压的精度,同时也降低了功耗。使用cadence spectre工具进行仿真,后仿结果表明,设计的D/A转换器、3.3 V基准源满足12 bit A/D转换的要求,逐次逼近A/D转换器可以正常工作。     

Low-Power CMOS VCO with Dual-Band Local Oscillating Signal Outputs for 5/2. 5-GHz WLAN Transceivers

The paper describes a novel low-power CMOS voltage-controlled oscillator (VCO) with dual-band local oscillating (LO) signal outputs for 5/2. 5-GHz wireless local area network (WLAN) transceivers. The VCO is based on an on-chip symmetrical spiral inductor and a differential varactor. The 2. 5-GHz quadrature LO signals are generated using the injection-locked frequency divider (ILFD) technique. The ILFD structure is similar to the VCO structure with its wide tracking range. The design tool ASITIC was used to optimize all on-chip symmetrical inductors. The power consumption was kept low with differential LC tanks and the ILFD technique. The circuit was implemented in a 0.18-fim CMOS process. Hspice and SpectreRF simulations show the proposed circuit could generate low phase noise 5/2. 5-GHz dual band LO signals with a wide tuning range. The 2. 5-GHz LO signals are quadrature with almost no phase and amplitude errors. The circuit consumes less than 5. 3mW in the tuning range with a power supply voltage of 1     

用进位存储加法器快速实现串行乘除法和平方根计算

为适应嵌入式低功耗微处理器的应用，提出了可同时实现浮点乘除法和平方根计算宏模块（MDS）的同步串行实现方式。乘法计算采用Booth算法迭代，除法与平方根计算的实现采用基4SRT算法，在迭代中共用商位查询表，可同步实现部分冗余结果向非冗余二进制的转换。为加快迭代的速度，摒弃了进位传递加法器（CPA），而采用进位存储加法器（CSA）来实现迭代中的加法运算。宏模块设计控制逻辑简单，资源面积占用少，迭代时间短，经可编程逻辑器件验证，速度可提高1倍以上。在此基础上，提出了对除法和平方根计算异步自定时实现方式的改进方案，该实现方式不仅易于版图布线，而且大大降低了瞬态功耗。     

同时支持两种有限域的模逆算法及其硬件实现

有限域的运算是密码学的基础,而在有限域的所有运算中模逆运算是最核心也是最复杂的运算。提出了一种同时支持素域和二进制域两种有限域的模逆算法,通过对算法的优化和对硬件结构的设计,使得256位的模逆运算电路的时钟频率达到167MHz,电路面积和其他电路相比较也有明显优势。     

同时支持两种有限域的模逆算法及其硬件实现

有限域的运算是密码学的基础,而在有限域的所有运算中模逆运算是最核心也是最复杂的运算。提出了一种同时支持素域和二进制域两种有限域的模逆算法,通过对算法的优化和对硬件结构的设计,使得256位的模逆运算电路的时钟频率达到167MHz,电路面积和其他电路相比较也有明显优势。     

数字电视信道传输中RS译码算法的研究

针对数字电视译码电路复杂,译码速度不高的缺点,利用多项式带余除法的相关推论,提出一种改进型欧几里德算法．与传统欧几里德算法相比,该算法在求解关键方程的过程中能够较为容易地得到错误值多项式和错误位置多项式,从而可以降低硬件电路的复杂性,提高译码速度．仿真结果表明当误码个数不超过错误容限时,该算法能够完成正确译码的效果．     

100MHz数字频率计的设计

100MHz数字频率计用VHDL语言编程设计,主要由五个模块组成,分别是测频控制信号发生器、十进制计数器、32位锁存器、分频器、动态扫描译码驱动器模块五部分构成。选用分频器将工作时钟分频后,用测频器测频,将被测频率信号经脉冲整形电路后作为计数器的计数脉冲,加入计数器的输入端,测量一定闸门时间内被测信号的脉冲个数,并将其计数值锁存进锁存器中,最后通过动态扫描译码器读出数值,该频率计精度高,可用于频率测量、机械转速测量等领域。