FPGA数字脉冲压缩系统的研究与实现

针对线性调频信号用FPGAIP核进行设计并实现了单通道的数字脉冲压缩系统．阐述了数字下变频、脉冲压缩的原理．介绍了系统的硬件结构、主要设计模块和在FPGA上实现对中频线性调频信号进行脉冲压缩处理的方法．最后给出了MATLAB仿真和FPGA硬件实验测试结果,验证了文中给出的数字脉冲压缩器设计的工程可行性．     

电离层数字测高仪中的脉冲压缩技术及其FPGA实现

使用现代雷达信号处理系统中广泛应用的数字脉冲压缩技术,在FPGA硬件平台上设计实现了电离层数字测高仪接收机模块中用于对13位巴克码进行解码的相关运算电路,解决了电离层数字测高仪中目标作用距离与距离分辨率之间的矛盾.实验结果表明:基于FPGA的相关运算电路处理速度快,精度高,实时性好,完全满足电离层数字测高仪对解码电路的性能指标和技术要求.     

基于FPGA的TFT-LCD显示驱动IP核设计

对简单IP核的设计方法进行研究,设计出满足LCD控制器的功能要求.在QuartusⅡ的组件SOPC Builder中定制用户IP,在QuartusⅡ中实现布局布线,并在NiosⅡ9.1 Software BuildTools for Eclipse完成-相应的软件工程,最后生成相应的下载文件,并下载到Terasic公司的DE0开发板上进行调试.调试结果证明该方法行之有效,完全可以取代传统的利用单片机来驱动液晶显示的方法.     

基于FPGA的三电平SVPWM IP核的设计

三电平SVPWM控制相对复杂,如采用DSP来控制,则需要多片配合控制,一致性较差。采用纯硬件手段实现FPGA产生多路SVPWM信号,具有速度快、编程方便、能在线配置等优点,并能生成IP核,方便推广应用。仿真实验证明了该设计行之有效。     

基于FPGA的数字正交变换信号的脉冲压缩

在现代雷达信号处理领域,实现高精度的数字信号脉冲压缩是一项关键技术.在进行时域脉冲压缩前,引入数字正交变换模块,提取I、Q基带信号,保证了较高的通道幅相一致性.对基带信号进行时域脉冲压缩,运算简便,实时性强,便于硬件实现.设计中采用Matlab和FPGA联合调试的方法,利用Matlab进行方案验证,采用Quartus Ⅱ软件进行方案实现,核心模块采用IP核实现,大大缩短了调试周期,并且提高了系统的稳定性.本系统具有运行速度快、功耗低、实现简单、实用性强等优点.     

脉冲压缩在雷达中的应用及抗干扰性能研究

脉冲压缩技术已广泛应用于现代雷达中,应用该技术的雷达采用宽脉冲发射以提高发射的平均功率,保证足够的最大作用距离,而接收时则采用相应的脉冲压缩方法获得窄脉冲,以提高距离分辨力,因而较好地解决作用距离和分辨力之间的矛盾。采用脉冲压缩技术的雷达具有较强的抗干扰性能。本研究对于几类脉冲压缩信号的优缺点进行了比较,对于脉冲压缩技术的实现方法及其抗干扰性能进行了分析。     

基于FPGA的MFCC参数的IP核设计

美尔倒谱系数(MFCC)模拟了人耳的听觉特性,在语音识别实际应用中取得了较高的识别率。通过介绍提取MFCC算法,提出了算法实现的IP核设计方案,并详细描述了各个子模块的设计原理。以Verilog HDL作为设计语言,在Modelsim6.0开发工具下完成仿真。最后在Xilinx Spartan–3e FPGA目标板上验证了该IP核。     

基于IP核的数字中频预失真系统设计

在分析数字预失真(DPD)基本原理的基础上,给出一种基于IP核的WCDMA数字中频预失真系统设计方案.该方案以FPGA为核心,采用XILINX公司的数字预失真专用IP核实现;同时结合该方案架构出数字预失真系统的总体框图,并最终完成DPD的软硬件测试.测试结果显示,DPD的采用可极大地提升系统性能.     

基于FPGA的视频转换器的设计及其IP核实现

视频格式转换是视频图像处理领域中的研究热点.针对某航空研究所的实际需要,基于FPGA技术设计开发了一套通用视频转换器.该转换器可将PAL制模拟视频信号转换为XGA格式的LVDS信号.在Quartus II 9.0开发环境中,运用硬件描述语言Verilog HDL实现各个子模块功能,并将去隔行和帧频提升两个功能模块设计成IP核的形式.通过仿真和实验验证,系统达到了设计要求,实现了在复杂电磁环境下视频图像的实时、高质量传输.     

基于FPGA的ARINC429总线IP核的设计与实现

为使计算机与ARINC429总线设备之间的数据通信更加方便,同时最大可能地降低设计成本.设计了ARINC429总线协议IP核,协议处理模块功能可以由可编程逻辑器件FPGA通过逻辑设计来实现,从而将总线的协议处理模块均集成于FPGA芯片上.在开发总线协议IP核时采用功能模块化方法,将逻辑设计划分为数据协议处理模块、缓冲模块、定时模块等部分.最后通过仿真验证,结果表明429总线协议IP核能够实现多通道数据的收发,逻辑设计符合ARINC429总线的数据传输要求,且满足特定场合的应用.     

一种I2C主控器IP核的设计与FPGA实现

介绍了一种I^2C主控器件IP核的系统结构确定、模块划分、系统仿真方法及综合过程,在Xillnx公司的SpartanⅡ FPGA上实现了设计,并使用软逻辑分析仪观测I^2C核工作的过程,最后与微处理器核协同进行板级测试,证明所得到的用Verilog HDL语言编写的IP核能够用于SOC（系统芯片）的构建。     

基于FPGA的高速通用的脉冲压缩设计

分析了脉压的基本原理.在FPGA平台上,设计了可以实现从16点到4 096点可配置的通用脉压系统.采用基-2双蝶形、乒乓RAM和流水线的处理模式,大幅度地提高了系统的处理性能.通过改进地址产生、浮点加法提高了系统的处理速度.最后提出一种低成本的测试平台以大大降低测试成本.系统可以稳定工作在150 M下,处理4 k点的时间是170 μs,处理精度达到-86 dB.     

基于 IP 核的嵌入式8051 VHDL设计及FPGA实现

通过IP核的重用和外围电路的VHDL设计，采用高层综合的方法设计出与MCS－51系列微处理器指令集完全兼容的8位嵌入式微处理器芯片并经过FPGA验证获得了满意的效果。该芯片的设计对于各川嵌入式系统（ES）和片上系统（SOC）的应用具有重要意义。     

基于FPGA的单脉冲雷达信号预处理系统设计与实现

由于单脉冲雷达信号预处理运算量大,算法结构比较固定,本文采用FPGA实现预处理系统,对三路中频进行采样,并将采样结果分别进行下变频得到基带数字信号.考虑到信号有多种模式,并且脉压所占用的资源较多,所以采用一个脉压模块完成三路信号不同模式的脉压处理.通过FPGA产生测试信号,将测试信号输入到ADC中,实现回环测试.将处理结果与仿真结果进行对比分析,二者一致,表明设计的系统合理可行.      

基于FPGA实现波形成型器IP—Core的技术研究

主要研究通用波形发生器的设计问题。首先讨论了它的原理，然后给出基于FPGA实现通用波形发生器的硬件结构，最后用VHDL语言实现了波形成型器的软核IP-Core，并载入硬件验证了设计的正确性。     

基于FPGA自适应高速RS编译码器的IP核设计

针对IP核设计方法讨论了一种可动态配置编码方案的高吞吐率RS编译码器，该编译码器采用Euclid算法实现译码，编译码过程采用流水线结构提高速率，整个设计使用VHDL语言描述，并在Xilinx公司的Virtex系列上实现验证。     

基于AMBA总线的雷达信号处理IP的设计与实现

针对实现片上雷达的关键技术———基于标准片内总线的IP设计与复用,研究并设计实现了符合AM-BA2.0 AHB Lite协议的用于数字下变频和数字脉冲压缩处理雷达信号处理IP.介绍了IP的总体结构和各子模块的设计,并使用ARM Versatile平台进行了原型验证.验证结果表明,协议实现正确,可以在73.31μs和15.84μs内分别完成1 024点和256点数字脉冲压缩,脉压结果以块浮点格式或32 bit标准IEEE754浮点格式输出.该技术可用于快速构建高速雷达信号处理系统芯片.     

基于AMBA总线的雷达信号处理IP的设计与实现

针对实现片上雷达的关键技术--基于标准片内总线的IP设计与复用,研究并设计实现了符合AMBA2.0 AHB Lite协议的用于数字下变频和数字脉冲压缩处理雷达信号处理IP.介绍了IP的总体结构和各子模块的设计,并使用ARM Versatile平台进行了原型验证.验证结果表明,协议实现正确,可以在73.31μs和15.84μs内分别完成1024点和256点数字脉冲压缩,脉压结果以块浮点格式或32bit标准IEEE754浮点格式输出.该技术可用于快速构建高速雷达信号处理系统芯片.     

基于卷积算法的离散小波变换IP核设计

该文设计了一种实现多级二维实数小波变换的集成电路IP核，可用于JPEG2000编码器中．采取易于硬件实现的卷积算法，详细分析了该IP核的各个模块和时序，经过EDA软件仿真和综合，并在自行设计的一块FPGA的PCI开发板上进行了验证和性能分析．