一种低噪声振荡器的研究

本文叙述了相位噪声的相关基本概念,形成原因及影响相位噪声的诸多因素,给出了相位噪声的时域和频域表述方法.依据提出反馈振荡器中输出和输入噪声关系的李森模型,对降低相位噪声的方法作了一定的探讨,并结合一例实际电路分析了提高噪声指标的有效措施,相应的实验结果也予以阐明.     

关于小信号鉴频的研究

本文以相位鉴频器为例,给出了小信号时的鉴频公式.同时通过选取检波器二极管的最佳偏压点,一方面调整小信号时谐振电路的Q值,选取最佳工作状态;另一方面又增大检波器的电压传输系数.从而达到提高小信号鉴频的灵敏度,并改善鉴频失真的目的.     

抑制带外相位噪声的窄带锁相环

为了解决锁相环(PLL)同时抑制输入噪声和压控振荡器(V.C.O)的相位噪声对环路噪声带宽选择上的矛盾,提出了在PLL环路中加入频—相自校相位负反馈电路,导出其传输函数、动态方程、噪声抑制的一般表达式,讨论了它的稳定性以及同步和捕捉特性,并对它抑制环路带外噪声的能力进行了实验测试,得到了比较满意的结果。     

千兆以太网物理层时钟产生/倍频单片集成电路设计

给出了一个基于TSMC 0.18 μm CMOS工艺设计的千兆以太网物理层时钟产生/倍频单片集成电路.芯片采用电荷泵结构的锁相环实现,包括环形压控振荡器、分频器、鉴频鉴相器、电荷泵和环路滤波器等模块,总面积为1.1 mm×0.8 mm.采用1.8 V单电源供电,测得在负载为50 Ω时电路的输出功率大于5 dBm.芯片在PCB板上键合实现锁相环路的闭环测试,测得锁定范围为130 MHz;当环路锁定在1 GHz时,振荡器输出信号的占空比为50.4%,rms抖动为5.4 ps,单边带相位噪声为-124 dBc/Hz@10 MHz.该电路适当调整可应用于千兆以太网IEEE802.3规范 1000BASE-X的物理层发信机设计.     

适用于4通道100 Gbps SerDes的两级架构正交12.5 GHz低功耗低抖动时钟发生器

为了缓解多通道SerDes中高频时钟信号在长距离传输中引入的噪声过大和功耗过高的问题,设计了一种应用于多通道的低功耗低抖动两级锁相环结构;同时为了进一步降低噪声性能,在第2级锁相环中设计了一种采样鉴相器。该设计将第1级LC振荡器锁相环产生的低频时钟信号（3.125 GHz）传输到各通道收发机后,将该信号作为第2级参考信号,再采用小面积的环形振荡器锁相环产生正交的高频时钟 (12.5 GHz),这种结构降低了高频时钟在片上长距离传输的距离,提高了收发机的时钟质量;此外该技术避免了使用高频缓冲器,降低了功耗。其中第2级锁相环通过无分频鉴相技术提高了第2级环振锁相环的噪声性能。该时钟发生器电路整体功耗为100 mW,第1级锁相环相位噪声拟合后为-115 dBc/Hz,第2级环形振荡器电路在1 MHz处相位噪声为-79 dBc/Hz,锁相环电路产生的时钟信号整体抖动为2.7 ps。正交时钟偏差在300 fs以内。相比传统时钟发生器,该设计性能有较大提高,功耗有明显降低,适合应用于100 Gbps SerDes中。     

抑制带外相位噪声的窄带锁相环

为了解决锁相环同时抑制输入噪声和压控振荡器的相位噪声对环路噪声带宽选择上的矛特，提出了在ＰＬＬ环路中加入频－相自校相位负反馈电路，导出其传输函数，动态主程，噪声抑制的一般表达式，讨论了它的稳定性以及同步和捕捉特性，并对它抑制环路带外噪声的能力进行了实验测试，得到了比较满意的结果。     

D波段双环锁相信号源性能仿真

利用ADS软件建立了D波段固态器件双环锁相信号源系统的仿真模型,分析了双端口谐波振荡器、谐波混频器等主要功能模块引入的相位噪声对锁相系统性能的影响.通过优化设计环路系统参数,合理设置ADS包络仿真器的控制参数,实现了对0.15THz半导体固态源的锁定,表明了双环锁相技术应用于D波段的可行性.在此基础上,通过时域和频域2种分析方法对锁定状态下0.15THz输出信号的相位噪声进行了预估.该仿真模型也适用于更高频段的太赫兹双环锁相系统的仿真分析,可为太赫兹锁相系统研制提供有效的分析与设计手段.     

一种VCO电路新型注入锁定方式研究

本文提出一种压控振荡器(VCO)电路的新型注入锁定方式,该方式通过VCO的电压调谐端口进行注入来实现频率锁定.采用MVE2400芯片搭建中心频率为2.45 GHz的VCO电路,参考信号通过VCO的电压调谐端注入,注入功率为-37 dBm,输出功率为3 dBm,注入功率比最高可达40 dB,锁定带宽为70 kHz,相位噪...     

交叉耦合结构集成石英晶体振荡器相位噪声与稳定性研究

通过对相位噪声进行频域分析,构建Lesson噪声优化模型,优化电路参数;并分析预抑制电路的小信号模型,优化其元器件参数,研究带RC滤波器的CMOS交叉耦合结构振荡器的相位噪声和稳定性.基于NUVOTON 0.35 μm工艺,采用Cadence完成电路设计、优化与仿真,版图设计与后仿真,并最终完成流片、测试.结果表明:在电源电压为3.3 V时,该振荡器的输出信号频率为20 MHz,相位噪声分别为-135 dBc/Hz@1kHz,-156.4 dBc/Hz@10 kHz,-169.2 dBc/Hz@1MHz.当电源电压在±10%范围变化时,频率波动小于81×10-6;在工作温度-25 ℃至85 ℃范围内,频率波动小于71×10-6.     

混沌噪声与白噪声对Van der Pol振荡器相位噪声的影响

从描述振荡器的非线性微分方程出发,提出将噪声作为非线性微分方程的一项,通过建立随机非线性微分方程来分析振荡器的相位噪声.并用这种方法,在相同强度下,针对分别为白噪声和混沌噪声的情形,分析了Van der Pol振荡器产生的相位噪声,发现混沌噪声产生的相位噪声要远大于白噪声所产生的相位噪声.通过分析其原因,提出了一些低相位噪声振荡器设计所应考虑的问题.