基于时钟信号的异步时序逻辑电路设计

与其他异步时序逻辑电路设计方法相比,基于时钟信号的设计法更简便、快捷。使用该方法时,不用画出时序图,直接从次态卡诺图中选定正确的时钟信号,再快速求出触发器状态方程。     

时序逻辑电路自启动设计的方法

阐述了以卡诺图为基础的具有自劝功能的时序逻辑电路原理和设计方法。结合具体实例，指明了该方法的适用范围，以及在自启动与结构简化设计方面能同时进行的优越性。     

时序逻辑电路的次态卡诺图分析法

讨论了同步时序逻辑电路的次态卡诺图分析法与异步时序逻辑电路的次态卡诺图的分析法,这两种方法分别是利用状态方程给出各触发器的次态卡诺图,并由次态卡诺图画出状态转换图以及利用状态方程和时钟方程绘出包含“动令”在内的各触发器的次态卡诺图,并由次态卡诺图画出状态转换图,该法是１种分析时序逻辑电路功能的新方法。     

时序逻辑电路分析方法剖析

对触发器的翻转提出了“予令”和“动令”的概念，并在时序逻辑电路的分析中用符号“↑”或“↓”代表时钟信号的上升沿或下降沿，形象地描述了触发器状态与状态方程、时钟方程间的依存关系，提出了用次态卡图分析同步时序逻辑电路的分析方法。     

时序逻辑电路的次态卡诺图综合设计法

时序逻辑电路的次态卡诺图综合设计法，是将有关信号的下降沿或上升沿用箭头在次态卡诺图中标示出来，并根据简要填出各约束的次态取值，从而将时钟信号的选取和自启动的检验合并在次态卡诺图中进行的１种新的设计方法。     

时序逻辑电路自启动设计的方法

阐述了以卡诺图为基础的具有自启动功能的时序逻辑电路设计原理和设计方法。结合具体实例,指明了该方法的适用范围,以及在自启动与结构简化设计方面能同时进行的优越性。     

同步时序逻辑电路设计的新方法

提出了从状态转换图中直接求得触发器的置位和复位函数，从而确定触发器的驱动方程这样一种设计同步时序逻辑电路的新方法．设计原理简单，易于理解，适合于所有同步时序逻辑电路．     

同步时序逻辑电路设计方法改进

用卡诺图化简法求电路激励方程的方法进行改进。     

时序逻辑电路的设计

时序逻辑电路是具有记忆功能的电路,它的输出状态不仅与输入变量有关,还与电路的原有状态有关,因此,其分析与设计较之组合逻辑电路相对复杂一些。时序电路的基本单元是具有两个稳态的触发器。如果所有的触发器由同一时钟触发,则为同步时序电     

应用 DT触发器的时序逻辑电路的设计方法

DT触发器是一种新型的全功能触发器，可以较方便地变换为D触发器和T触发器．导出了DT触发器的激励表，提出了应用DT触发器的时序逻辑电路的设计方法，并给出了设计实例．从给出的设计实例可以看出，这种设计方法是有效且简便的．     

基于DCVSPG逻辑的双轨四相异步电路设计

基于四相双轨异步电路设计的芯片面积较单轨异步电路成倍增大,提出了将异步DCVSPG(ADCVSPG)逻辑用于双轨四相异步电路设计.为了适应异步电路设计,在ADCVSPG逻辑单元电路的互补输出端,由一个与非门来实现完成判断电路,同时在每个互补输出端分别添加一个由反向器构成的锁存器,以此提高电路的稳定性,并使得ADCVSPG适合于异步细粒度流水线设计.在HSPICE下对ADCVSPG逻辑和零协议逻辑(Null Convention Logic,NCL)进行了分析.分析表明,ADCVSPG逻辑提高了双轨四相异步电路的性能,减小了芯片面积,是一种较佳的设计方法.     

时序逻辑电路的自启动研究

分析了时序逻辑电路的自启动问题,探讨了在设计过程中对状态编码中的无效状态的应用,保证了电路的自启动.     

利用卡诺图寻找内时钟复盖区的规范方法──复杂时钟下异步时序罗辑电路分析

讨论了内时钟方程复杂情况下，如何利用卡诺图寻找时钟复盖区的规范方法。以便规范并简化异步时序逻辑电路分析中的难点问题。     

脉冲异步电路的设计与仿真

该文针对大学计算机专业《数字逻辑设计》课程中脉冲异步时序逻辑电路的教学提出改进,将触发器的特性方程和时钟条件加以综合设计,采用仿真软件对设计方案进行验证,并示范在脉冲异步时序电路设计中的运用,有助于学生理解和掌握脉冲异步时序电路的设计和仿真方法。     

时序逻辑电路中的竞争冒险

分析了异步时序逻辑电路和同步时序逻辑电路中的竞争冒险现象,给出了消除竞争冒险的方法和途径．     

同步和异步时序逻辑电路统一分析的新方法

利用引入含时钟信号的触发器激励方程,提出了一种新的时序电路的分析方法,实现了同步、异步时序电路分析过程的统一;对于异步时序电路,所求得的触发器激励方程与同步时序电路的触发器激励方程是一样的,且该方法与传统的同步时序电路的分析方法是一致的。     

利用PLA设计时序逻辑电路

讲述如何利用组合PLA和触发器设计时序逻辑电路