阶跃管倍频器中SRD输入阻抗的精确求解

作者在本文中对阶跃恢复二极管（ＳＲＤ）的输入导纳进行了精确的数学推导和求解,得出了较之教科书上所采用的要精确得多的阻抗倍乘系数Ｒ０,Ｘ０曲线,这就为阶跃管倍频器输入电路的设计提供了具有实用价值的参考数据。     

核电子学中数字滤波器的噪声指数分析

为研究数字谱仪的噪声性能,提出并分析了数字滤波器的噪声指数.采用解析推导和数值仿真的方法,研究噪声指数与模拟前端成形特性、模数转换器采样频率以及数字滤波器参数的关系,计算了数字梯形滤波的噪声指数.研究表明,高采样频率和高阶反混叠滤波器有助于提高系统信噪比;阶跃噪声对采样频率不敏感,而δ噪声则需要较高的采样频率才能获得较好的指标.该研究为数字滤波器的噪声性能分析提供了理论依据.     

基于共面波导的皮秒级脉冲信号发生器设计

介绍了一种新型的皮秒级脉冲信号发生器的设计方法.该方法运用阶跃恢复二极管MMDB45-B11和短路延迟线来产生超宽带脉冲信号,并设计和加工了基于共面波导的实际电路.测试结果显示电路可产生的脉冲半峰值宽度(FWHM)为80 ps,重复频率为100~500 MHz且幅度稳定的脉冲信号,是一种适合于超宽带通信的脉冲生成电路.     

直接数字频率合成器(DDS)的设计

利用FPGA芯片及D/A转换器,采用直接数字频率合成技术,设计实现了一个频率、相位可调的正弦信号发生器,同时阐述了频率合成技术及直接数字频率合成(Direct Digital Frequency Synthesis ,简称:DDS)技术的原理、电路结构,及设计思路和实现方法,最后简要探讨了抑制DDS杂散和噪声的方法.经过设计和电路测试,输出波形达到了技术要求,控制灵活、性能也好,也证明了基于FPGA的DDS设计的可靠性和可行性.     

基于直接数字频率合成器的高性能数字电视调谐器本振设计

讨论了数字电视调谐器本振相位噪声,在分析直接数字频率合成器（DDS）的原理及特点的基础上,提出了一种DDS与锁相环（PLL）混合电路用于调谐器本振的方法,应用该方法可使其在所用频率点上无相位截断噪声,从而使调谐器本振的相位噪声大大改善,实验证明,该方法是有效的。     

通信系统中小型化频率合成器设计

文章针对通信接收机小型化的要求提出了一种接收机频率源的设计思路,采用TSMC 0.18μm 1P6M混合信号工艺设计锁相环(phase locked loop,PLL)电路结构,设计了一种具有快速锁定时间、较宽频率调谐范围、低相位噪声的电荷泵锁相环(charge pump phase locked loop,CPPLL)。使用Cadence Spectre对电路进行仿真,电路整体具有在输入参考频率23～600 MHz之间产生1.92～2.62 GHz的时钟信号功能。在中心频率2.3 GHz、偏移载波频率10 MHz的情况下,敏感单元环形压控振荡器的相位噪声为-112.9 dBc/Hz。进行版图设计后,对电路进行验证,设计出小型化频率合成器芯片。     

高性能数字电视调谐器本振的设计与实现

在讨论数字电视调谐器本振相位噪声和分析直接数字频率合成器(DDS)原理及特点的基础上,提出了一种DDS与锁相环(PLL)混合电路用于调谐器本振的方法,可使其在所用频率点上无相位截断噪声,从而使调谐器本振的相位噪声大大改善,最后通过实验证明了这种方法的有效性.     

优化耦合方式的低相位噪声宽带正交压控振荡器设计

本文对传统正交压控振荡器(QVCO)耦合方式进行了改进,提出了在耦合管的源端引入相移网络的方法,从而改善了QVCO电路的相位噪声性能以及减小输出相位失配,并依此设计了一个低相位噪声,输出相位关系稳定的宽带正交压控振荡器.QVCO电路采用TSMC 0.13 μm CMOS工艺进行设计,输出频率范围为3.4～5.48 GHz,即调谐范围达46.8%.测试表明,输出频率4.2 GHz时在频偏1 MHz处,相位噪声为-120 dBc/Hz.在整个输出频率范围内电路FOM值介于179.5～185.2 dB,电路功耗为7.68～18mW.     

交叉耦合结构集成石英晶体振荡器相位噪声与稳定性研究

通过对相位噪声进行频域分析,构建Lesson噪声优化模型,优化电路参数;并分析预抑制电路的小信号模型,优化其元器件参数,研究带RC滤波器的CMOS交叉耦合结构振荡器的相位噪声和稳定性.基于NUVOTON 0.35 μm工艺,采用Cadence完成电路设计、优化与仿真,版图设计与后仿真,并最终完成流片、测试.结果表明:在电源电压为3.3 V时,该振荡器的输出信号频率为20 MHz,相位噪声分别为-135 dBc/Hz@1kHz,-156.4 dBc/Hz@10 kHz,-169.2 dBc/Hz@1MHz.当电源电压在±10%范围变化时,频率波动小于81×10-6;在工作温度-25 ℃至85 ℃范围内,频率波动小于71×10-6.     

一种双回路驱动的纳秒快前沿高重复频率脉冲源

为满足电子设备在高重频、快前沿脉冲下的电磁损伤机理与工作防护技术研究的需要,本文利用漂移阶跃恢复二极管(DSRD)开断速度快、重复频率高等优点,基于正反向电流泵浦原理设计了一种新型双回路驱动的纳秒快前沿重复频率脉冲发生电路。首先计算了双回路驱动脉冲发生电路的主要元件参数,建立了DSRD的PSpice等效模型,通过仿真分析了脉冲电路输入电压、触发时间、负载电阻、DSRD寄生电容等对输出脉冲前沿、脉宽(半峰宽)、幅值的影响规律,并通过电路参数优化得到了预期的脉冲输出指标,所设计的双回路驱动脉冲发生电路有效提升了储能电感充放电效率,提高了脉冲源工作频率。根据所设计的电路参数,最终研制出一台输出前沿1.87 ns、脉宽8.3 ns、幅值1 kV、工作频率3 MHz的纳秒快前沿高重复频率脉冲电源,为研究脉冲功率环境下的电磁效应和防护提供了实验手段和技术支持。     

用非线性电流源法分析微波振荡器的相位噪声

提出用非线性电流源法分析微波ＧａＡｓ ＭＥＳＦＥＴ振荡器单边带相位噪声特性的新方法。给出了包含ＭＥＳＦＥＴ完整非线性噪声模型在内的振荡器相位噪声分析模型，在此基础上利用改进的非线性电流源法分析了振荡器的单边带相位噪声特性。ＣＡＤ分析与实验结果表明，此法可精确有效地分析振荡器输出基波及各次谐波附近的近载相位噪声分布特性，且适用于非线性微波ＣＡＤ。     

保持信噪比的相位分解反褶积方法研究

反褶积是目前提高地震数据分辨率的主要方法,传统的反褶积大都建立在地震子波最小相位的假设之上,这 与实际情况下地震子波更接近混合相位的事实不符。由于地层的吸收作用,实际地震信号中的高频成分较弱,很容易 受到高频噪声的污染。地震记录经过常规反褶积处理之后,在提高分辨率的同时,降低了地震记录的信噪比,信噪比 与分辨率的矛盾在实际地震勘探中十分突出。为此,提出一种基于相位分解并能保持信噪比的混合相位子波反褶积 方法,实现混合相位子波反褶积,在提高地震记录分辨率的同时,能自动控制高频噪声对地震资料信噪比的影响,使得 分辨率和信噪比达到相对和谐,提高地震记录表征地下构造的能力。     

短期频率稳定度的频畴表征与自动测试

本文简述了信号源短期频率稳定度的频畴表征方法,介绍了一个单边带(SSB)相位噪声的自动测试系统。文章概述了测量原理、系统组成以及测试步骤。最后给出测试软件的流程图与一个实测的 HP3325A 信号源的 L(f)曲线图。     

L波段跳频频率合成器

直接数字式频率合成器具有频率分辨力高，相位噪声低，频谱好的优点利用该优点与倍频链相结合，成功设计了一实用电路，解决了单用DDS技术工作频率偏低的缺陷．满足了工作频率高，跳交频带宽，具有高精度频率分辨力，频谱质量好的要求．该电路应用芯片从AD9854完成L波段跳频频率合成器方案的设计．具有结构简单，体积小，工作稳定可靠，使用维护方便的特点．     

阵列声表面波传感器中频率信号的多道自动采集

介绍一种多路频率信号自动采集电路，由具有多路模拟开关的信号调理电路和频率采集接口板构成．频率采集接口板由商品化的可编程定时／计数和数字量输入输出板改造而成．具有价格低廉，使用方便等优点，可满足实验要求．     

贴片电感高阻抗平面天线的频率特性

高阻抗表面允许天线直接置于其表面且进行有效的发射,其表面通常由一定形状的周期性排列的导电元构成,在某些频段具有非常高的表面阻抗,处于此波段的电磁波不能在高阻抗表面传播,形成某些频段的能带带隙.高阻抗表面的电感通常认为是由于金属化孔的存在所致,作者在实验中用贴片电感代替金属化孔,同样观察到带隙的存在,进而测量了使用贴片电感制作的高阻抗表面的带隙结构,并分析了贴片电感与中心频率间的量值关系.     

基于无损探伤的高精度电路板缺陷检测系统

为了实现电路板焊盘、焊点焊接情况的快速缺陷分析,采用无损探伤技术结合大比例成像结构设计了高精度电路板缺陷检测系统.系统由X射线机、MV-M1000型高分辨率图像采集卡以及MN39750PA型CCD探测器构成,在分析了无损探伤基本原理的基础上,设计了大比例电路板成像结构,并提出了累计采样降噪算法.针对存在焊接问题的电路板进行实验,实验结果显示:通过无损探伤系统可以清楚地观察电路板的焊接情况.经光学系统计算分析可知,对缺陷的检测精度可达30 μm,可以有效地满足工业应用等的设计要求.     

高分辨率DDS的FPGA设计

直接数字频率合成器DDS在数字通信系统中的地位是非常重要的，其应用包括上下变频、调制解调、软件无线电等。DDS的优点是具有极高的分辨率、频率转换速率快、相位噪声低等；缺点是杂散度抑制比性能差，很难做到-65dB。DDS的实现一般采用查表法，且相位累加器地址到表询地址的映射采用量化方案。又利用FPGA，采用线性插值查表法对。DDS进行了实现。该方案利用了相位累加器的所有有效位，使DDS的性能得到提高，杂散度抑制比达到了-70dB。同时具有硬件资源占用少、设计灵活等优点。