基于Stanley序列的QC-LDPC码新颖构造方法

针对准循环低密度奇偶校验(quasi-cyclic low-density parity-check,QC-LDPC)码的短环结构会严重影响码字纠错性能的问题,基于Stanley序列(Stanley sequence,SS)提出一种围长至少为8的QC-LDPC码新颖构造方法。从Stanley序列中选取某些特定元素构成一个呈递增关系的集合,利用穷举算法搜索出满足无环4和环6条件的元素得到另一个递增集合,构造相应的指数矩阵,得到其奇偶校验矩阵。仿真结果表明,在误码率(bit error rate,BER)为10^-6时,所构造的SS-QC-LDPC码与同码率码长的其他QC-LDPC码码型相比,其净编码增益均有一定提升,因而其纠错性能较好,且无错误平层现象。此外,该构造方法的计算复杂度较低。     

基于杨辉三角结构的 QC-LDPC 码构造

针对准循环低密度奇偶校验(QC-LDPC)码中准循环基矩阵的移位系数确定问题,提出基于杨辉三角结构的确定方法。该方法构造的校验矩阵不含四环,移位系数由简单的数学表达式确定,编码复杂度与码长呈线性关系,节省存储空间,对码长和码率参数的设计具有较好的灵活性。仿真结果表明:在加性高斯白噪声信道和BP译码算法下,该方法构造的码字在误比特率为10-4时,信噪比优于随机LDPC码接近0.3 dB,在误比特率为10-6时优于DVB-S2标准的LDPC码0.2 dB,并可以获得与IEEE 802.16e码相一致的性能。同时表明合理的选择循环移位矩阵的尺寸,可以改善码字的误比特率性能。     

基于等差数列的QC-LDPC码构造方法

提出了一种可进行快速编码的准循环低密度奇偶校验(QC-LDPC)码构造方法.首先利用等差数列(AP)得出基矩阵,然后使用循环置换矩阵(CPM)行列循环移位和修饰技术对其进行改进,最后得到校验矩阵,且该矩阵具有大围长和新型准双对角线结构的特点.仿真结果表明:在相同条件下,当误码率(BER)为1×10~(-6)时,相比基于局部优化搜索(LOS)算法构造出的LOS-QC-LDPC(3112,1556)码、大列重(LCW)低复杂度的LCW-QC-LDPC(3110,1555)码、基于Mackay算法构造的Mackay(3110, 1555)码和基于最大公约数(GCD)算法构造的GCD-QCLDPC(3110,1555)码,所构造的码率为0.5的AP-QC-LDPC(3110,1555)码的净编码增益(NCG)分别提高了约0.29,0.37,0.54,0.65 dB,其纠错性能较好,且具有编码复杂度低和可快速编码的优点.     

大围长可快速编码QC-LDPC码的构造

准循环低密度奇偶校验(quasi-cyclic low-density parity-check,QC-LDPC)码是一种应用广泛的编码技术,该技术主体包含校验部分和信息部分。现有的编码技术主要针对校验部分进行研究改进,而缺乏对信息矩阵的构造来提升编码性能,并且信息部分和校验部分相互独立从而降低了编码的性能。针对该问题,提出一种大围长可快速编码的QC-LDPC码构造方法,该方法将最大公约数(greatest common divisor, GCD)算法、行列加减值和掩饰技术引入到校验矩阵得到一种改进型下三角结构的校验矩阵,构造出的QC-LDPC码兼容了大围长和低编码复杂度的双重特性,从而提升编码灵活性。仿真结果显示与GCD算法构造的围长为8的QC LDPC码相比较,提出的快速编码方法在误码率(bit error rate, BER)为10-5时获得0.25 dB的编码增益;与基于渐进边长(progress edge growth,PEG)算法构造的随机码相比较,构造的非规则QC-LDPC码在误码率为10-5时码字性能提高了约0.1 dB。     

基于QC-LDPC码的联合信源信道编码研究

基于欧式几何构造的准循环LDPC码(quasi-cyclic LDPC,QC-LDPC)应用于联合信源信道编码(joint source and channel coding,JSCC)系统中,由于JSCC系统中信源码和信道码存在特殊的边连接关系,致使满足信源码字和信道码字之间特殊连接关系的QC-LDPC码字比较少,但至少QC-LDPC码可以用来作为JSCC系统中的信道码.仿真结果表明,双QC-LDPC码的JSCC系统纠错性能相比双随机LDPC码的JSCC系统有明显的改善,同时前者的译码迭代次数明显少于后者,从而提升了译码效率.仅使用QC-LDPC码作为信道码的JSCC系统也比双随机LDPC码的JSCC系统有更好的性能,且其迭代次数也更少.     

基于QR码构造的QC-LDPC码译码器设计与实现

基于平方剩余(quadratic residue,QR)码构造的准循环低密度奇偶校验(quasi cyclic low-density parity check,QC-LDPC)码的行重通常比较大,硬件实现时译码器消耗的资源也就较多。设计了一种在资源占用率和吞吐率方面较为平衡的部分并行结构的分层译码器。该译码器采用分层修正最小和算法(layered normalized min-sun algorithm, LNMSA)实现,利用部分并行结构同时处理层内连续n行;在变量节点后验概率信息的存储结构上,将连续的n个信息合并为1组,连续的2组采用2个随机存取存储器(random access memory, RAM)进行交替存储;在求取最小值和次小值时,将输入信息分为4组,再从4组中分别获取最小值比较出全局最小值和次小值,从而有效地降低了最小值和次小值比较运算的复杂度。在码长为2040、码率为0.83的码字和Xilinx Virtex-6开发板的测试环境下,译码器最大时钟频率可达166.7 MHz,吞吐量可达447.5 Mbit/s。     

基于QR码和SPC码的双广义LDPC码构造及性能研究

为了降低低密度奇偶校验(low-density parity check, LDPC)码的错误平层,使其满足移动高清视频传输的极低误比特率(bit error rate, BER)要求,构造了一种基于平方剩余(quadratic residue, QR)码和单奇偶校验(single parity check, SPC)码的双广义LDPC(doubly-generalized LDPC, D-GLDPC)码。所构造的D-GLDPC码克服了有限码长的LDPC码性能不佳的问题以及广义LDPC(generalized LDPC, GLDPC)码的码率损失问题。基于QR码构造了准循环低密度奇偶校验(quasi cyclic LDPC, QC-LDPC)码,以QR码和SPC码作为分量码来构造D-GLDPC码,采用后验概率(a posteriori probability, APP)译码算法简化D-GLDPC码的译码。仿真结果表明,D-GLDPC码相比同码长同码率的LDPC码,在错误比特率和译码收敛速度上有明显的性能提升。     

基于二维优化的QC-LDPC码构造方法

研究了基于置换阵的QC-LDPC码圈长分布、ACE分布与对应的基矩阵结构之间的关系.在此基础上,提出在PEG构造框架下,联合优化校验矩阵圈长分布和ACE分布的QC-LDPC码构造方案.该构造方法不是单纯的以消除短圈或增加圈的ACE为目的,而是通过对圈长和ACE设定一个合理的约束关系,将ACE小的短圈尽量排除.由于基矩阵维数较少,新构造方法能够以较低的复杂度优化得到自适应多个扩张系数的基矩阵,从而得到一族不同码长的QC-LDPC码.仿真结果表明,在相同码率和节点度分布的条件下,新构造方法得到的一系列不同长度的码字,在BP算法下的性能都要优于IEEE802.16e中对应的QC-LDPC码字.     

基于GPU的高吞吐量QC-LDPC码编码器实现

目前准循环低密度奇偶校验(quasi-cyclic low-density parity-check,QC-LDPC)码快速编码普遍采用现场可编程逻辑门阵列(field programmable gate array,FPGA)、专有电路(application-specific integrated circuit,...     

一种改进的QC-LDPC码及其编码器FPGA实现

为了提高低密度准循环奇偶校验码（quasi-cyclic low density parity check codes,QC-LDPC）的编码码率灵活性和降低该码的实现复杂度,提出了一种改进的 QC-LDPC 码构造方法,并通过构造校验矩阵设计出了几种高码率码型,仿真结果表明该码在中、长帧长时性能优于相近参数的传统 QC-LDPC 码;针对该码型设计了一种基于随机存取存储器（random-access memory,RAM）的编码器硬件架构,通过存储地址指针实现对校验矩阵的存储,使得编码器能灵活地实现变码率和变帧长编码。采用 verilog 硬件描述语言在 Spartan-3 XC3S1500芯片上实现了编码器。综合结果显示：新的硬件编码架构较基于移位寄存器的传统 QC-LDPC 码的编码器硬件架构,在编码延时保持相同而硬件资源大幅降低的情况下,编码器系统的最高频率达到了225．174 MHz,能满足高速编码需求。     

基于循环差族构造的高码率低密度校验码短码

为了降低编码的复杂度,基于组合数学的方法构造出一类高码率低密度校验(LDPC)码短码。该方法由循环差族构造出一类参数λ为1的平衡非完全块设计(BIBD),再基于这些BIBD构造LDPC码。构造出的LDPC码具有准循环特性,因此编码复杂度低。码字的Tanner图中没有长度为4的环路,在采用置信度传播译码时具有很好的译码性能。仿真结果表明:基于循环差族构造出的LDPC码具有与随机构造的LDPC码相当的性能。构造出的码字适用于手持数字视频广播系统。     

基于循环差族构造的高码率低密度校验码短码

为了降低编码复杂度,基于组合数学的方法构造出一类高码率低密度校验(LDPC)码短码。该方法由循环差族构造出一类参数λ为1的平衡非完全块设计(BIBD),再基于这些BIBD构造LDPC码。构造出的LDPC码具有准循环特性,因此编码复杂度低。码字的Tanner图中没有长度为4的环路,在采用置信度传播译码时具有很好的译码性能。仿真结果表明:基于循环差族构造出的LDPC码具有与随机构造的LDPC码相当的性能。构造出的码字适用于手持数字视频广播系统。     

基于Fibonacci-Lucas序列构造大围长QC-LDPC码的方法

基于斐波那契-卢卡斯序列并结合三角旋转法提出一种围长至少为8的斐波那契-卢卡斯准循环低密度奇偶校验(fibonacci-lucas quasi-cyclic low-density parity-check, F-L-QC-LDPC)码的构造方法。该方法所构造的F-L-QC-LDPC码不存在四环和六环,计算复杂度低,硬件实现简单且节省硬件存储空间,具有优秀的纠错性能。仿真结果表明,当误码率(bit error rate,BER)为10-6时,该方法所构造的码长为2 700且码率为0.5的码型,相较于基于Fibonacci数列并结合三角旋转法构造的同码长码率的QC-LDPC(2 700,1 352)码,净编码增益(net coding gain,NCG)提高了约1.0 dB,相较于基于卢卡斯数列大围长构造方法构造的QC-LDPC(2 700,1 353)码,NCG提高了约1.6 dB。且同样条件下,该方法构造的码长为2 580且码率为0.5的码型与基于等差数列构造的QC-LDPC(2 580,1 292)码相比,NCG提高了约1.0 dB。     

基于等差数列与原模图的QC-LDPC码构造方法

针对准循环低密度奇偶校验 (quasi-cyclic low-density parity-check, QC-LDPC)码循环置换矩阵的移位次数确定问题,提出一种基于等差数列与原模图(arithmetic progression and protograph, APP)构造QC-LDPC码的新方法。该方法通过特殊等差算法得出等差数列,原模图结合该等差数列得到待扩展的基矩阵。该方法所构造的QC-LDPC码可灵活地选择码长和码率,而且其校验矩阵的围长至少为8。使用Matlab搭建了通信系统仿真模型,并在此模型基础上基于该构造方法构造的APP-QC-LDPC(4000,2000)码进行了模拟仿真。仿真结果表明,在相同条件下,当误比特率(bit error rate, BER)为10-6时,所构造码率为0.5的APP-QC-LDPC(4000,2000)码相对于基于渐进边增长(progressive edge growth, PEG)算法构造的PEG-QC-LDPC(4000,2000)码、基于等差数列(arithmetic progression, AP)算法构造的AP-QC-LDPC(4000,2000)、基于修饰(masking, M)技术所构造的M-QC-LDPC(4000,2000)码和基于最大公约数(greatest common divisor,GCD)算法所构造的GCD-QC-LDPC(4000,2000)码分别能改善约0.46,0.55,0.9和1.06 dB的净编码增益(net coding gain, NCG),具有较好的纠错性能。     

基于BIBD与基区组元素组合的QC-LDPC码

为了满足通信系统中对纠错码高纠错能力及低误码率的要求,基于平衡不完全区组设计(BIBD)构造了一种既适用于加性高斯白噪声(AWGNC)和二元删除信道(BEC)的基区组元素组合的准循环低密度奇偶校验(QC-LDPC)码,记为BIBDcom-QC-LDPC.该方法大幅减少了传统构造方法校验矩阵中6,8环的个数.仿真结果表明:在AWGNC下,当误码率(BER)为1×10-6时,所构造的BIBDcom-QC-LDPC(6572,6150)码的净编码增益(NCG)比传统方法和循环置换矩阵(CPM)行(列)分解法构造的QC-LDPC码分别改善了约0.25和0.10dB.并且在BEC下所构造的BIBDcom-QC-LDPC(4044,3370)码的性能要优于传统方法和CPM行(列)分解法构造的QC-LDPC码.     

基于Hoey序列的QC-LDPC码构造方法

基于Hoey序列提出了一种列重为3,并环长至少为8的准循环低密度奇偶校验(quasi-cyclic low-density parity-check,QC-LDPC)码的新颖构造方法,该构造方法能避免短环的产生,有较好的纠错性能,可通过改变参数值进而改变码长和码率.对提出的构造方法进行了环长至少为8的证明,用Matlab搭建了通信系统的仿真模型,并在此模型基础上对基于该构造方法构造的QC-LDPC(900,452)码进行了仿真分析,仿真平台是在高斯白噪声(additive white Gaussian noise,AWGN)信道下,调制方式为二进制相移键控(binary phase shift keying,BPSK)调制,译码算法为和积算法(sum product algorithm,SPA).仿真结果表明,当误码率(bit error rate,BER)相同时,利用该构造方法所构造的QC-LDPC(900,452)码的净编码增益(net coding gain,NCG)比基于等差数列(arithmetic progression sequence,APS)构造的QC-LDPC(896,452)码以及基于最大公约数(greatest common divisor,GCD)构造的QC-LDPC(900,453)码的NCG都提高了,且所有码的码率均为0.5.     

一种基于RAM的QC-LDPC码新颖编码架构研究(英文)

为了提高LDPC编码器的数据吞吐率,提出了一种基于RAM的改进型准循环LDPC码(quasi-cyclic lowdensity parity-cheek,QC-LDPC)的编码器实现方法。采用RAM存储校验位,并引入指针来指示RAM的地址方法,从而取代传统编码架构中的移位寄存器,使编码过程通过对RAM的读写操作实现,校验位序列也通过对RAM的读操作串行输出。由于该编码器没有使用移位寄存器以及并串转换电路,从而大幅度节约了硬件资源并提高了数据吞吐率。     

一种基于RAM的QC-LDPC码新颖编码架构研究

为了提高LDPC编码器的数据吞吐率,提出了一种基于RAM的改进型准循环LDPC码(quasi-cyclic low density parity-cheek,QC-LDPC)的编码器实现方法.采用RAM存储校验位,并引入指针来指示RAM的地址方法.从而取代传统编码架构中的移位寄存器,使编码过程通过对RAM的读写操作实现,校验位序列也通过对RAM的读操作串行输出.由于该编码器没有使用移位寄存器以及并串转换电路,从而大幅度节约了硬件资源并提高了数据吞吐率.