针对面积优化的时钟偏斜规划算法

提出了一种新的时钟偏斜规划算法,该算法所生成的时序约束可以有效地促进逻辑综合工具的面积优化。在时钟偏斜规划的过程中,对时序图（sequentialgraph）中的关键环不再平均分配时间裕量（slack）,而是根据不同路径对电路面积的影响不同,按照一定权重来进行分配。实验结果表明：按权重分配裕量的方法相对于平均分配裕量,能够在不降低电路性能的情况下,更加有效地降低逻辑综合结果的面积。     

基于半动态电路的32位高性能加法器设计

描述了一种采用半动态电路的32位高性能加法器的设计.设计中改进了现有稀疏树结构中的输出进位逻辑,在此基础上,设计了一种容偏斜多米诺和静态电路相结合的半动态电路,以及相应的多个控制时钟的时序策略.根据几种不同的加法器负载驱动情况,分别设计出不同的电路尺寸.采用SMIC 1.8V0.18μm CMOS工艺,在不同条件下的仿真结果表明,加法器电路取得了良好的性能.     

用于并行调试环境的改进的物理时钟算法

为满足并行调试需要,时钟模型必须既能保证事件之间的逻辑顺序,又能为性能调试提供时间戳。现有的基于事件的物理时钟同步算法在时间戳上可能存在较大误差,为了降低误差,对现有算法进行改进。改进的算法依次对时钟偏移误差最大的局部时钟进行调整,调整的依据是两个节点之间消息的发送和接收具有对等性,调整的时候考虑了该进程和其它所有进程之间的通信传输。模拟结果表明:该算法以较小的时间代价,减少了90%左右的误差。该算法可以解决并行调试环境中的时钟同步问题。     

多信道下基于ZIPF分布的调度策略研究

针对偏斜访问的多信道环境中广播周期过长导致平均访问时间太大的问题,提出一种基于ZIPF分布的多信道数据分配策略,通过缩短热数据项的广播周期来降低平均访问时间;为进一步优化访问时间,各信道内部分别用接近理论值的log-time算法调度数据项.实验结果表明,该算法有效地降低了用户的平均访问时间,提高了广播性能,特别适用于偏斜访问模式的环境.     

时钟错误注入攻击检测电路的设计

在研究时钟错误注入攻击的本质的基础上,对关键路径复制检测电路进行了改进,提出了一种可以在不同平台上广泛实现的时钟错误注入攻击检测电路,该电路通过检测传输路径上的延迟来对系统错误注入攻击进行检测;该电路通过复制工作路径,增加冗余逻辑,能够有效地检测被复制路径的攻击,并且便于ASIC和FPGA实现.设计者能够根据实际情况设计检测敏感程度,使检测电路具有较强的适应性.多次超频检测实验结果表明:所提出的检测电路灵活性强,能有效检测时钟错误注入攻击.     

时钟低摆幅三值双边沿低功耗触发器的设计

通过对各类多值触发器的研究,提出了一种反馈保持型时钟低摆幅三值双边沿低功耗新型触发器(Feedback Keeper Low-swing Clock Ternary Low-Power Double-Edge-Triggered Flip-Flop,FK-LSCTLPDFF)设计方案。该方案利用反馈保持避免电路因输入信号瞬间毛刺引起的错误翻转,利用时钟信号双边沿跳变敏感抑制冗余跳变,利用时钟低摆幅降低三值触发器功耗。该电路与三值单边沿触发器相比,在保持相同数据吞吐量的条件下,可使时钟信号的频率减半,从而降低整个电路的系统功耗。通过PSPCIE模拟,验证了所设计电路具有正确逻辑功能,低功耗特性明显。     

面向时序逻辑的门级信息流分析方法

利用门级信息流追踪逻辑基础理论,研究了门级信息流时序逻辑扩展问题,在确定系统时钟作为基础可信源情况下,给出了扩展4种典型触发器的实现方案.针对IWLS测试向量集使用Synopsys综合编译器,生成90 nm标准库文件,对门级信息流跟踪逻辑的面积、时间延迟和功耗等参数进行了评估.与未经优化的原始GLIFT编码相比,在引入时序逻辑之后,电路的平均面积消耗降低了50％以上,时间延迟减少13％左右,获得的面积和时间延迟信息反映了在逻辑门级层次上实现细粒度信息流控制的复杂性；而仿真获得的功耗对比结果表明追踪逻辑的功耗达到原始逻辑的5～20倍左右,功耗问题需要进一步研究和优化.     

分布式计算系统中逻辑时钟的研究

主要论述了逻辑时钟在调试分布式系统领域的应用。首先讨论了逻辑时钟方法及逻辑时钟的修改算法 ,然后介绍了自行研制的分布式 S4系统中逻辑时钟监控器模块的实现方法。     

一种基于Muller流水线的异步流水线物理实现流程

为了克服异步电路实现工具不统一、实现复杂度较高的问题,提出了一种新的异步流水线实现流程.基于功能将实现流程分为同步时序约束和异步控制实现两个部分,对同步时序约束采用虚拟时钟,对异步控制实现采用真实延时控制,通过在实际的异步控制信号下的静态时序分析得到时序结果.实验和仿真结果一致表明,该流程可以完全利用成熟的电路自动化设计工具实现,极大地降低了异步流水线的实现难度.     

基于增量调制的CMX639及其应用

CMX639是一种单片全双工增量调制解调器(CVSD)芯片，它将输入，输出滤波器，编、解码器，时钟发生器和逻辑控制电路集成在一起。该芯片用线性双极性与集成注入逻辑兼容的集成电路制造工艺制成，采用双积分增量调制技术，具有四种可编程工作模式，两种可选择压扩算法，从而使电路设计大为简化，电路的工作可靠性，稳定性显著提高，成本大为降低。可在用户线电路,手机，多路传输系统及保密电路中应用。     

同步数字集成电路设计中的时钟树分析

时钟树的设计是同步数字集成电路设计中的一个重要部分,对系统的性能和可靠性有很大影响．文中介绍了同步数字系统的组成和时钟偏移的定义,提出了一种时钟树结构的设计方法,基于该方法用布局布线工具Astro对一个8051芯片进行了自动时钟树分析和指定结构的时钟树分析．结果表明,用文中方法设计时钟树结构能得到比自动时钟树分析更好的效果．文中还给出了设计中门控时钟问题的解决方法。     

同步数字集成电路设计中的时钟树分析

研究了同步数字系统的组成和时钟偏移,并结合一个数字集成电路8051的时钟树设计实例,介绍了时钟树的经验结构和设计方法流程.比较了采用Synopsys公司的布局布线工具实现的自动时钟树分析与指定结构时钟树分析,证明结构恰当的时钟树能得到比自动时钟树分析更好的结果.     

单向时延测量的实时时钟同步算法

对已有分段聚类算法进行改进,使用软件方法对单向时延序列进行分析,在线检测时钟调整位置.采用变宽度的滑动窗方法对单向时延数据进行过滤,减少时间序列大小,同时保证时钟调整位置信息不丢失.使用自底向上算法对时间序列进行线性分段,检测时钟调整或时钟频率跳变点,算法的时间复杂度大大降低.针对在线时钟同步的要求,为了消除滑动窗不具有离线算法的全局寻优缺点,提出使用基于滑动窗自底向上算法的实时单向时延时钟同步算法.实际测试实验表明:该算法大大降低了时间复杂度并提高了分段精度.     

基于模拟退火与合并代价反标的低功耗门控时钟布线算法

传统的时钟树布线算法可以扩展应用于门控时钟,例如在自底向上的合并过程中采用最小化合并电容方式。然而,当前点的合并,会影响到上层点的门控情况变化,虽然在局部合并时是最优的,却可能恶化时钟树整体功耗。针对该问题,提出了一种零时钟扭斜门控时钟布线算法,使用上一轮时钟树的布线结果估算上述影响所造成的合并代价变化。由于算法需要多轮反复计算,因此使用模拟退火方法,在每一次循环时重建时钟树结构,通过上一轮反标的合并代价信息进行优化,评估每一轮的结果,并生成新的约束供下一轮使用。实验结果表明,与传统的Greedy-DME算法相比,该算法可以获得至多23%的功耗优化。     

PCI Express多链路的De-Skew逻辑设计

对于PCI Express(PCIE)多链路通道来说,发送端使用相同的时钟源同时发送数据时,通常会出现相位偏移(skew)的问题.解决链路中的相位偏移问题,能够保证所有链路中的接收端同时接收并正确处理接收到的数据,这在高速多链路串行电路中尤为重要.我们提出了一种De-skew逻辑电路,并说明了如何利用计数器来计算skew的大小、如何利用选择器控制数据是否经过缓存器,以及所组成的逻辑电路是如何消除链路中的skew;该逻辑设计已通过RTL级仿真和FPGA验证,仿真与验证的结果与预期结果完全符合,充分表明该逻辑设计能够完全解决链路的skew现象.与国外解决skew的方案对比表明,所设计的辑电路具有全面性,优越性和实用性.     

Incremental Placement-Based Clock Network Minimization Methodology

Power is the major challenge threatening the progress of very large scale integration （VLSI） technology development. In ultra-deep submicron VLSI designs, clock network size must be minimized to reduce power consumption, power supply noise, and the number of clock buffers which are vulnerable to process variations. Traditional design methodologies usually let the clock router independently undertake the clock network minimization. Since clock routing is based on register locations, register placement actually strongly influences the clock network size. This paper describes a clock network design methodology that optimizes register placement. For a given cell placement result, incremental modifications are performed based on the clock skew specifications by moving registers toward preferred locations that may reduce the clock network size. At the same time, the side-effects to logic cell placement, such as signal net wirelength and critical path delay, are controlled. Test results on benchmark circuits show that the methodology can considerably reduce clock network size with limited impact on signal net wirelength and critical path delay.     

多芯片组件中时钟线无时延偏差的改进四通孔(v4R)算法

由于多芯片组件(MCM)布线中所使用的四通孔(v4R)算法在时钟线网布线中不考虑其无时延偏差的特殊布线要求，会使同步功能失控。针对这一缺陷，对MCM的时钟布线提出了一种新的方法。通过引入MMM(Method of Meansand Medians)方法，使得自动布线结果中，时钟源点到各作用单元的时延相等，从而改进了v4R算法。     

改进的多队列VC调度算法模型

在分析VC(Virtual Clock)和GPS/PGPS(Generalized Processor Sharing/Pcket-by-packet Generalized Processor Sharing)分组调度算法的优点和缺点的基础上,提出了一种结合GPS调度算法特性的改进VC调度算法模型--多队列VC调度算法MQVC(Multi-Queued Virtual Clock).阐述了MQVC的设计目标、改进措施,并给出了MQVC算法模型和算法描述,通过定理和引理证明了该模型与单队列VC和PGPS调度算法模型相比,分组排序复杂度由原来O(mnlog(mn))降为O(mlogm),使实现复杂度、系统调度性能和包丢失等方面均有明显改善.     

改进的前跳虚时钟调度算法

基于前跳虚时钟算法原理提出了一种新的调度算法，它将业务所预留的带宽和链路的剩余带宽实时分离，并用剩余带宽改善其他种类业务的QoS特性，使得带宽资源的分配更加灵活，理论分析和仿真证明，算法不仅降低了“尽力而为”业务的平均时延，还具有确定的时延保证和公平性。