超高速FFT处理器的研究

提出了在现场可编程门阵列(FPGA)上实现512点基-8快速傅里叶变换(FFT)算法的设计方案.方案采用了单芯片超高速的FFT处理器结构,满足了实时信号的处理要求.通过采用基-8算法、流水线结构以及32位的浮点数据,提高了FFT的运算速度并减少了FPGA内部的资源占用.本设计方案在100MHz的时钟下,完成了512点基-8 FFT运算需要,满足了高速数字信号处理的要求.     

基于近似计算的精度动态可调FFT处理器

为满足多种场景对电路指标的不同需求,基于近似电路理念提出一种精度可调快速Fourier变换(FFT)处理器.首先,在蝶形节点和旋转因子乘法节点上分别提出了一种截断进位链的可配置近似蝶形计算单元和一种位宽可调的乘法模块.通过MATLAB搭建误差分析平台,详细分析了在各个蝶形节点和旋转因子节点对近似计算的敏感程度,确定了FFT处理器的5种计算模式,实现性能、功耗与精度等参数的动态调节.最终,所提设计在台积电(TSMC) 180 nm互补金属氧化物半导体(CMOS)工艺下通过超大规模数字集成电路标准流程实现,性能结果由专业电子自动化设计(EDA)工具评估得到,相对于精确模式,处理器在近似模式下的最高工作频率提升约14.33%;当工作频率为60 MHz时,功耗降低约15.61%.     

基于ASIC的128点FFT处理器的设计

所研究的芯片是128点定点FFT处理器,该处理器主要应用于超宽带无线通信系统.采用一种适合于128点快速傅里叶变换(FFT)的混合基-22/2的按频率抽取算法,并在此基础上设计一种并行运算与流水线结构相结合的硬件系统.详细描述了系统状态机的设计,最终实现了一个满足时序和设计工艺要求,达到了以下指标:工作频率66 MHz,芯片面积3.54 mm2,功耗为71.6 mW的高性能的FFT的IP处理器核.     

基于FPGA的FFT处理器的研究与设计

提出了一种基于FPGA的64点定点快速傅立叶变换(FFT)的实现方案,并采用EP2C70型号的FPGA实现了处理器.该处理器采用按时间抽取的基 2算法和6级流水线结构,每级将乘法器的旋转因子输入端固定为常数而不是作为变量从ROM中读取,流水寄存中间数据结果.采用Verilog语言在RTL级上进行了编程实现,并进行了逻辑综合、时序仿真和硬件测试.硬件测试结果与Matlab计算结果吻合得较好,证明了方案设计和程序的正确性.该处理器具有运算速度快、精度高等优点,适合于高速信号处理的应用场合.     

基于FPGA的R-64 FFT处理器的实现

快速傅里叶变换(FFT)处理器是大多数数字信号处理和数字通信系统的关键部件.文章实现了一种4 k(4 096)点改进的R-64(基-64)FFT处理器,相对于其他 R-4的流水线结构,具有占用资源更少、控制更简单等特点.该FFT处理器采用浮点数制流水线结构,能够连续处理输入数据,对R-4处理单元的改进减少了62.5%的复数加法器;该FFT处理器基于FPGA的系统时钟能够达到89 MHz,数据吞吐量为4 096 point/46 μs.     

基于分级存储并行运算的FFT处理器设计

研究了一种基于分级存储并行运算的改进快速傅里叶变换(FFT)处理器算法,通过减少对RAM存储器的读写次数降低功耗,采用并行运算方法减少数据处理时间.基于该算法以及改进的基-4蝶形单元设计了一款4096点FFT处理器.该处理器采用SMIC 0.18μm CMOS工艺设计实现,芯片核面积为9mm2,在slow工艺角条件下,版图后仿真最高时钟频率为192.3MHz,功耗为422mW@100MHz,最小处理时间为67.92μs.     

局部流水FFT处理器设计

讨论局部流水FFT处理器中的两个主要模块:蝶形运算流水线和地址产生器的设计.基于对基2蝶形单元的"深"反馈,提出一种称之为R2SD2 F(radix-2single"deep"delay feedback,基2单路深度延时反馈)的流水线结构.该流水线中的蝶形处理单元仅由两个复数加法器组成,可以工作在基4/基2/直通三种模式下,因此由两个如此蝶形处理单元组成的R2SD2F流水线可以在一次循环中选择完成基16/基8/基4/基2运算.在完成长为N(假定N为4的整数次幂)点的DFT运算时,该流水线所需的主要硬件有log4N-1个复数乘法器和2log4N个复数加法器.作为一个整体,给出局部流水FFT处理器中的地址产生方法和旋转因子存取结构.     

基于超标量处理器的高效FFT映射方法

针对超标量处理器的结构特点,研究新的映射方法,实现高效FFT运算.对现代超标量结构处理器进行建模,分析FFT算法在其上执行情况,得出内存访问是FFT算法执行的关键点.并进一步对FFT的内访问过程进行建模分析,最终实现了一种基于cache优化的高效FFT映射方法,该方法将FFT进行拆分实现,充分发挥了cache的作用,进而提高了处理性能.最后在ADI公司的TS201数字信号处理器上,以该映射方法为指导实现了基2FFT算法,实验结果显示在处理点数超出cache容量时,本映射方法可以大幅度提高处理性能.      

FPGA实现流水线结构的FFT处理器

针对高速实时信号处理的要求,介绍了用现场可编程逻辑阵列(FPGA)实现的一种流水线结构的FFT处理器方案.该FFT处理器能够对信号进行实时频谱分析,最高工作频率达到75 MHz.通过对采样数据进行加窗处理来减少了频谱泄漏产生的误差.为了提高FFT工作频率和节省FPGA资源,采用了由1 024点复数FFT计算2048点实数FFT的算法.此外还介绍了一种计算复数模值的近似算法.     

基于UWB的128点FFT处理器的可测性设计

介绍了基于扫描测试的DFT原理和实现步骤,并对应用于UWB无线通信的128点FFT处理器进行可测性扫描设计.利用DFTCompiler实现了扫描链的综合,其故障覆盖率为99.96%.扫描链条数为16,最终实现可测性网表的输出,并在后端版图工具Soc Encounter中实现扫描链的正确识别.     

基于FPGA的高速FFT处理器的设计与实现

针对高速实时信号处理的要求,提出了4096点快速傅立叶变换（FFT）处理器在现场可编程门阵列（FPGA）中的设计与实现方法。该方法采用了按频率抽取（DIF）基4算法和6级流水线结构,每级均采用FIFO存储器实现延迟功能,和四路转接器一起共同完成序列的码位抽取。为了避免数据溢出,采用块浮点结构来表示数据,节省了器件资源。实验结果表明,该方法在保证运算精度和实现复杂度的同时,提高了处理器的数据时钟频率和处理速度。     

高速浮点FFT处理器的FPGA实现

介绍了一种基于FPGA的1024点自定义24位浮点FFT处理器的设计。采用改进的蝶形运算单元,减小了系统的硬件消耗,改善了系统的性能。采用流水的方式提高了系统的处理速度,使计算与存储器读/写等操作协调一致;浮点算法使得系统具有较高的处理精度。该设计方法可以广泛应用于高速数字信号处理领域。     

基于CPLD实现可扩展(I)FFT处理器的设计

提出了基于CPLD(复杂可编程逻辑器件)实现傅立叶变换点数可灵活扩展的高速FFT处理器的结构设计以及各功能模块的算法实现,包括高组合数FFT算法的流水线实现结构、读/写RAM地址规律、补码实现短点数FFT阵列处理结构以及补码实现CORDIC(坐标旋转数字计算机)算法的流水线结构等,输入数据速率为20 MHz时,1024点FFT运算时间约为50 us.     

基于FPGA架构的可变点FFT处理器设计与实现

通过对传统的基-4快速Fourier变换(FFT)算法进行优化, 降低基 4算法的复杂度, 使其具有基-2算法的蝶形结构. 采用优化后的基-4/2混合基算法及流水线基-2²单路延时反馈(R2²SDF)结构设计可变点FFT处理器, 并对输出结果进行功能和信号仿真验证. 结果表明, 该处理器的有效性和执行效率均表现良好.     

素数因子算法的FFT处理器的设计

为满足FFT运算速度的要求,提出了一种易于FPGA实现的素数因子算法FFT处理器的硬件结构。其中数据存储采用了乒乓RAM结构来实现,可以扩大吞吐量;数据缓存使用FIFO来实现,可以减少一半存储空间的使用;运算模块使用素数因子算法结合流水线结构,在一定延迟后可以连续输出结果;增加地址排序映射可以实现数据正序输入输出。     

利用DSP Builder设计定点FFT处理器

分析了FFT算法的原理,并利用DSP Builder建立了输入为8点基-2 FFT算法的基本模型,在Simulink和QuartusⅡ中分别进行了仿真,并将仿真结果与Matlab仿真值进行了比较,实现了8点实序列FFT算法.基于DSP Builder的FFT算法设计简单,可以重复使用,大大提高了设计效率.     

利用DSP Builder设计定点FFT处理器

分析了FFT算法的原理,并利用DSP Builder建立了输入为8点基-2 FFT算法的基本模型,在Simulink和QuartusⅡ中分别进行了仿真,并将仿真结果与Matlab仿真值进行了比较,实现了8点实序列FFT算法.基于DSP Builder的FFT算法设计简单,可以重复使用,大大提高了设计效率.     

OFDM系统中FFT处理器的版图设计

用Astro工具设计FFT处理器版图流程.在设计FFT处理器版图过程中,采用新的电源网络设计方法进行电源/地Pad数量、电源环和电源条设计,采用布线前设定高层跳线方式和布线后插入保护二极管方式消除天线效应,通过整个版图设计过程防止串扰效应实现串扰不超过设定的阈值,并对布局阻塞违规和布线违规提出解决办法.实现了满足时序和制造工艺要求的FFT处理器版图,达到项目设定的各项性能指标要求.     

FFT处理器的高密度可编逻辑器件实现

为了提高快速离散傅立叶变换（FFT）的处理速度,研究了一种宜于高密度可编逻辑器件（CLPD）实现FFT处理器的硬件结构,并利用CPLDFLEX10K设计和实现了128点FFT单片处理器,系统的仿真表明,该处理器运算结果正确,在系统时钟频率为20MHz时,128点复数FFT处理器的计算时间小于230us。研究表明：CPLD与FFT的结合将提高FFT的处理速度,从而使FFT的应用更加广泛。