低功耗33MHz采样频率,10比特流水线结构的模数转换器

介绍了一个 33MHz,10bit,3 3V流水线结构的模数转换器 (ADC) .该ADC采用了一种带预放大级的运算放大器和一种动态比较器来降低功耗 ;采用了电荷泵电路来提升时钟信号的电压 ;采用了一个恒跨导偏置电路 .本芯片在 0 35 μmCMOS工艺上实现 ,芯片面积为 1 2× 0 .4mm2 .芯片工作在 33MHz时功耗为 6 9 4mW ,采样 16MHz正弦信号时的信噪比 (SNDR)为 5 8 4dB .     

一种低复杂度逐次逼近型模数转换器设计与仿真

为了降低模数转换器(ADC)复杂度和功耗,基于低复杂度电容阵列数模转换器(DAC)参考电平切换方案,设计了一种低复杂度逐次逼近型模数转换器(SAR ADC).电容阵列DAC中电容采用双参考电平结构,降低电路的复杂度;比较器采用低复杂度两级动态结构,降低功耗;移位寄存器采用低复杂度动态锁存电路结构,降低功耗和减少误码;电容驱动电路采用低复杂度互补金属氧化物半导体(CMOS)反相器结构,减少晶体管数量. SAR ADC电路的仿真结果显示:在电压为1.0 V和采样频率为100 k Hz时,SAR ADC功耗为0.45μW,有效位(ENOB)为9.99 bit,其单步转换功耗为4.4 f J.该SAR ADC指标满足低功耗的要求,适用于便携式、植入式、穿戴式和无线传感器节点等低功耗电子终端.     

一种低电压无采样保持运放14 bit,100 MS/s流水线型模数转换器的65 nm CMOS工艺实现

设计了一款低电压实现的14bit,100MS/s流水线型模数转换器(Pipelined ADC),该ADC前端采用无采样保持运放结构来降低功耗和减小噪声,减少了第一级采样网络孔径误差和非线性电荷注入的影响.通过选取合适的输入采样电容容值解决了kT/C噪声和电容不匹配的问题,并设计了符合系统要求的低电压高速高增益运放.该模数转换器同时也包含了带隙基准、分布时钟产生电路、参考电压和共模电压缓冲器等电路模块.芯片采用TSMC 65nm GP 1P9M CMOS工艺实现,面积为3.2 mm2(包含PAD).测试结果表明,当采样率为20MS/s,输入信号频率为1.869MHz时,信噪比(SNR)为66.40dB,信噪失真比(SNDR)为65.21dB,无杂散动态范围(SFDR)为73.44dB,有效位数(ENOB)为10.54bit.电源电压为1.2 V,整个模数转换器的总功耗为260mW.     

一种基于分段电容的低功耗SARADC设计

针对当前物联网技术对功耗的严格要求,设计了一种基于分段电容的低功耗SAR ADC电路.电路通过使用分离电容阵列来降低整个CDAC所需要的单位电容数和ADC的功耗.同时采用了分离电容校正技术来降低整体CDAC的非线性和失调校正技术来降低比较器电路的失调.在0.18,mm CMOS工艺下完成了一款10-bit 10-Msample/s的电路原型设计及相应的版图设计和验证工作,带有PAD的芯片整体面积为1,2mm.芯片后仿真结果表明:该转换器在校正情况下,4.89,MHz输入信号频率下信号噪声谐波比(SFDR)为61.43,dB,比不校正提高了54%,;有效位数达到9.90,bit,比不校正提高了3.7,bit;在1.8,V电源电压下功耗仅为255.61,mW.     

采样-保持电路中的一种增益误差自校正方法

提出一种用于流水线模数转换器(ADC)中的模拟增益误差自校正电路．该电路由一个可编程电容阵列、一个比较器和一小块数字电路组成，通过对第一级采样一保持电路的增益进行校正，使它的增益误差达到12bit转换精度的要求。仿真结果表明，整个流水线ADC的有效量化位数从原来的9．95bit提高到11bit。     

基于GND采样技术的逐次逼近型模数转换器设计

针对柔性压阻式压力传感器输出信号数字化对功耗和面积的要求，设计了一款低功耗逐次逼近型（SAR）模数转换器（ADC）.电路采用了基于GND采样的单调开关切换方案降低DAC开关能耗，并使用了分段电容阵列，在进一步降低切换功耗的同时，还缩减了整体电路的面积开销.此外，电路还设计了两级预放大器来降低动态比较器的噪声和失调，采用动态元件匹配技术（DEM）来提高ADC的线性度.在 1P6M CMOS工艺下实现了该ADC的电路设计和版图绘制，芯片内核面积约，在1.8 V的电源电压下功耗为.流片测试结果显示：SAR ADC在250 kHz的采样率下以11 bit输出时，信噪失真比SNDR为65.0 dB，有效位数ENOB为10.51 bit.     

14位低功耗逐次逼近型模数转换器设计

为了克服传统逐次逼近型模数转换器(SAR ADC)精度低和能量效率低的问题,通过采用新型开关切换策略来提高SAR ADC的能量效率,采用冗余电容阵列和数字纠错技术来提高SAR ADC的精度。电路采用SMIC110nm CMOS工艺实现,并结合Cadence模拟开发套件进行后仿验证。结果表明,在工作电压为1.2 V,采样速率为1 MS/s时,输入0.301 MHz的正弦波,SAR ADC的有效位数(ENOB)达到了13.25 bits,信号噪声失真比(SNDR)为81.55 dB,功耗为181μW;所设计的SAR ADC电路的精度和功耗得到了有效改善。     

双通道可重构14 bit 125 MS/s流水线ADC

提出了一种双通道可重构14 bit 125 MS/s流水线模数转换器(ADC).该双通道14 bit ADC可工作在并行双通道14 bit 125 MS/s、时间交织14 bit 250 MS/s以及求和15 bit 125 MS/s三种模式.为抑制通道间失配误差的影响,提出一种数模混合前台校准技术.为减少ADC输出端口数目,数据输出由高速串行数据发送器驱动,并且其工作模式有1.75,2,3.5 Gbit/s三种.该ADC电路采用0.18μm 1P5M 1.8 V CMOS工艺实现,测试结果表明,对于相同的10.1 MHz的输入信号,该ADC电路在14 bit 125 MS/s模式下的SNR和SFDR分别为72.5 dBFS和83.1dB,在14 bit 250 MS/s模式下的SNR和SFDR分别为71.3 dBFS和77.6 dB,在15 bit 125 MS/s模式下的SNR和SFDR分别为75.3 dBFS和87.4 dB.芯片总体功耗为461 mW,单通道ADC内核功耗为210 mW,面积为1.3×4 mm~2.     

低电压低功耗音频Σ-Δ ADC调制器设计

针对应用于音频设备中的∑-ΔADC,提出一款改进的∑-ΔADC调制器.该调制器结构改进传统调制器的结构并对调制器系数进行优化,克服传统∑-ΔADC调制器结构的缺点,同时对调制器中的两个关键电路即OTA放大器和比较器也进行优化,极大改善了OTA放大器和比较器性能.改进后的调制器具有低电压、低功耗、高精度和较好的鲁棒性的特点.该调制器采用1.2 V低电压供电,过采样比(OSR)为128,采样频率为6.144 MHz,信号带宽为20 kHz.基于SMIC0.11μm的工艺下,完成了∑-ΔADC调制器的版图设计,并最终流片成功.芯片流片后的成测结果表明,调制器的信噪比达到102.4 dB,有效位达到16.7 bit,调制器的整体功耗仅1.17 mW左右,整个调制器的版图的面积仅为0.122 mm2左右.调制器的成测性能指标表明,该调制器是音频芯片中∑-ΔADC电路的良好选择.     

一种低复杂度逐次逼近型数模转换器设计与仿真

为了降低模数转换器复杂度和功耗,基于低复杂度电容阵列DAC设计了一种低功耗逐次逼近型模数转换器（SAR ADC）. 该结构中,电容阵列DAC每个电容只有两种参考电平选择,降低逻辑控制电路和电容驱动电路的复杂度,电容阵列DAC最低位电容参与转换,使需要的总单位电容数量相比单调结构减少一半;比较器采用两级动态结构,降低功耗;移位寄存器采用动态锁存电路结构,降低功耗和减少误码;电容驱动电路采用CMOS反相器结构,减少晶体管数量. SAR ADC电路仿真结果显示：在1.0 V电源电压和采样速率为100 kHz 时,SAR ADC功耗为0.45 W ,有效位（ENOB）为9.99 bit ,其单步转换功耗为4.4 fJ.     

双通道高速高精度流水线模数转换电路的实现

为解决传统双通道构架仅适用于低速模拟数字转换电路(Analog-to-Digital Converter,简称ADC)的问题,通过取消数字校准电路,去除信号通道中用于数字校准开关的方式,采用台湾积体电路制造公司(TSMC)0.18μm CMOS工艺,用双通道流水线构架实现了高速高精度ADC,确保ADC达到12位信号转换精度的同时,信号转换速度达到了200 Ms/s.通过测试,该电路在模拟输入信号为10 MHz,差分振幅为1.25 V,电源电压为1.8 V,信号采样频率200 Ms/s条件下获得信噪失真比为64.7 d B,无杂散动态范围为86.3 d B,电路整体功耗为356 m W,测试结果证实该设计在降低模数转换电路设计难度的同时节省了功耗.     

一种基于伪随机动态补偿的12位250 MS/s流水线ADC

提出了一种基于伪随机补偿技术的流水线模数转换器(ADC)子级电路.该子级电路能够对比较器失调和电容失配误差进行实时动态补偿.误差补偿采用伪随机序列控制比较器阵列中参考比较电压的方式实现.比较器的高低位被随机分配,以消除各比较器固有失调对量化精度的影响,同时子ADC输出的温度计码具有伪随机特性,可进一步消除MDAC电容失配误差对余量输出的影响.基于该子级电路设计了一种12位250 MS/s流水线ADC,电路采用0.18μm 1P5M1.8 V CMOS工艺实现,面积为2.5 mm2.测试结果表明,该ADC在全速采样条件下对20 MHz输入信号的信噪比(SNR)为69.92 dB,无杂散动态范围(SFDR)为81.17 dB,积分非线性误差(INL)为-0.4~+0.65 LSB,微分非线性误差(DNL)为-0.2~+0.15 LSB,功耗为320 mW.     

一种基于ADS5232的高速数据采集电路的设计方法

利用高速ADC芯片ADS5232设计了一种实用的高速数据采集电路,其中ADS5232集成了2个采样通道,不需要外部提供参考电压,简化了PCB设计.2个通道使用同一个时钟,可实现同步采样.每个通道的最高采样速率达到65MS/s,精度为12bit.采集电路包括ADC前端、ADS5232和FPGA 3个部分,支持单端和差分模拟信号输入,使用FPGA实现高速控制,在片内配置RAM作为采集数据的缓冲区,同时可设计接口模块用于跟片外应用电路的连接.该电路能够实现高速AD、高速控制、高速缓存以及与外部逻辑的高速接口.     

一种1.8 V 10/100 Mb/s以太网物理层发送电路

根据IEEE 802.3协议的指标要求,设计了一种采用0.18μm 1.8 V CMOS工艺的10/100 Mb/s以太网物理层发送电路.电路的实质是一个分辨率为5 bit,采样速率为125 MHz,上升下降时间为4 ns的电流驱动型数模转换器.芯片面积0.865 mm2,100 Mb/s时功耗为83.37 mW,10 Mb/s时功耗为109.6 mW.     

一种采用标准数字单元实现的5bit 100MS/s全数字闪烁型模数转换器

设计了一种全数字实现的5bit闪烁型模数转换器,该设计的核心思想是通过差分延时链对,将输入的差分模拟信号转换为延时信号,再经过锁存器得到与相应参考电压的比较结果.该数字比较器的参考电压内置于差分延时链对,无需从外部输入.采样保持电路的开关和保持电容也使用数字库中的合适器件代替.该模数转换器完全采用标准数字单元库中的单元搭建而成,与传统实现方法相比,在功耗、面积及设计复杂度上均有了较大程度的改善.电路采用TSMC 65nm工艺设计,核心面积为0.02mm2,在采样频率为100MS/s的情况下,后仿真功耗低达0.6mW,SFDR为37.89dB,ENOB为4.55bit.     

1种1.2V供电电压14位的2步增量放大型ADC

为了降低传统增量型Σ-ΔADC在同精度情况下的量化时钟周期数,提高转换速率,提出了1种采用粗细量化的2步式增量放大型ADC.该ADC采用SAR ADC先进行6位粗量化,再采用增量型Σ-ΔADC进行8位高精度位的细量化,通过数字码拼接完成最终量化结果.同时引入了1种增益自举C类反相器技术,有效地降低了供电电压和整体功耗.该ADC使用0.18μm标准CMOS工艺进行了电路实现,在1.2 V供电电压,1 MHz采样频率、10 k S/s的转换速率的情况下,达到了81.26 d B的信噪失真比(SNDR)和13.21位的有效位数(ENOB),最大积分非线性为0.8 LSB.并且该ADC的整体功耗为197μW,可用于低电压低功耗的仪器测量和传感器等领域.     

8位600MS/s CMOS超高速并行模数转换器的仿真分析与设计

描述了一个高速并行(Flash ADC)模数转换器的仿真分析与设计.该模数转换器运用反相器阈值电压量化技术(Threshold Inverter Quantization,TIQ)进行设计,使得使用普通CMOS数字工艺也可获得很高的采样速度.在文中,一个使用TSMC0.25μm工艺的8位TIQ CMOS并行模数转换器被设计出来并加以仿真分析.该模数转换器采样速度可达600MS/s,工作电压为2.5V时功耗约为154.506mW,占用的面积约为0.2mm2.特别适用于高速低电压SoC电路的设计.     

一个0.9 V电源电压16位300 μW音频ΣΔ调制器

设计了一个应用于0.9 V电源电压,精度达16 bit,功耗仅为300μW的音频ΣΔ调制器.调制器采用了前馈单环三阶结构,以降低整个调制器的功耗;并采用时钟自举电路以实现低电压下CMOS开关的良好导通.芯片采用SMIC 0.18μm一层多晶六层金属工艺进行设计和仿真,芯片核心部分面积为0.7 mm×0.66 mm.后仿真结果显示该调制器在20 kHz的音频信号带宽范围内信噪比可达93 dB.     

一种改进跨导运放的采样保持电路

采样保持电路的信号精度和建立速度直接影响到整个流水线型模数转换器的分辨率和转换速率.本文改进了辅助运放的共模反馈结构,解决了传统结构中跨导运放连续时间共模反馈（CMFB）电路设计困难,偏置电路复杂的问题,使用工作在饱和区边沿的MOS管对实现反馈结构,使输出共模电平在1.65 v快速稳定.该采样保持电路基于0.5 μm 2P3M CMOS工艺,使ADC达到了10位,40 MHz的性能,一级采样电路在3.3 V的电压下其功耗为6 mW.     

用于超宽带通信的低功耗4b 2GHz flash ADC

宽带信号的高速采集电路是超宽带(ultra-wideband,UWB)通信系统的基本单元,在满足高速采集要求的同时保持低功耗是设计的难题。该文通过改进全差分预放和高速比较器电路,设计了一个用于超宽带的4 b flash模数转换器(ADC),获得了2 GHz的采样速率,而功耗仅为38mW。基于和舰0.18μm CMOS工艺的仿真设计和流片测试结果表明,该ADC最大积分非线性(INL)和微分非线性(DNL)指标分别为+0.31/-0.28 LSB和+0.53/-0.36LSB;采样率在600 MHz以内时非杂散动态范围(SFDR)大于38 dB。所设计的ADC核心面积小于0.14 mm2。