集成运算放大器多功能实验电路

本文介绍一种集成运算放大器多功能实验电路，对信号可进行十余种运算和变换功能。     

关于集成电路运算放大器的漂称及其补偿（之一）

本文首先分析了集成电路运算放大器产生漂移的原因，漂移的种类，进而提出对漂移实施补偿的方法和具体电路。     

集成运算放大器理想化处理后的误差分析

本文运用等效电路法、对实际集成运算放大器理想化处理后所产生的误差进行了分析，证明了其理想化处理的合理性。     

集成运算放大电路的误差分析及外围元件参数的选择

分析集成运算放大电路运算误差的表现形式，给出了如何恰当选择集成运算放大器外围元件参数，减少运算误差的合理途径和具体原则。     

多输入端运算放大器加减电路的分析方法

本文阐述了一种用于多输入端运算放大器加减电路的计算规则。当运放两个输入端均有多路信号输入时,利用本规则可以很方便地求取其传输特性,该规则简单、明确、行之有效。     

反相比例运算电路的误差分析

本文以集成运算放大器的反相比例运算电路为例,从三个方面讨论了集成运放几个主要参数对闭环电压放大倍数运算精度的影响,以及这种影响与应用条件和外部参数的关系.     

放大器电路的信号流图分析

本文介绍了晶体管放大器电路的信号流程图的作图,化简方法及信号流图法在集成运算放大器电路的分析与计算中的应用。     

运算放大器的稳态误差分析

由于实际运算放大器与理想运算放大器的主要技术参数存在较大的差别,为提高实际运算放大电路的运算精度,采用节点电位分析法,以反相放大器为例,详细讨论了输入失调电压、输入偏置电流、输入失调电流、开环直流电压增益有限、差动输入电阻不为无穷大、输出电阻不为零而引起的运算放大器的稳态误差,得出了明确的结论和相应补偿方法,为高精度运算放大电路稳态误差的分析提供了参考,有利于高精度运算放大电路的设计.     

集成运算放大器构成方波信号发生器的电路分析

在电子技术应用领域，函数信号发生器的主要用途是在电子电路测量或调试时做信号源，其中由集成运算放大器构成的方波信号发生器具有结构简单、调试方便的优点，本文主要对两款由集成运算放大器构成的方波信号发生器电路作深入的分析．     

基于运放的模拟传感器信号产生电路

在PLC实践教学中,被控对象往往是一些实验模块,用一些按钮开关来模拟传感器信号,不符合实际的工程控制过程。为此有不少实验设备在实验模块中增加了自动传感器信号产生电路。一般以单片机或PLD为核心器件的居多,这些电路往往存在容易锁死、需另增加电路自身复位按钮等问题。该设计采用传统的运放电路,能很好地模拟传感器信号产生。使用情况也证明,系统工作运行可靠。     

关于运算放大器运放工作区域的探讨

在一些教材中论述,构成电压比较器的集成运算放大器仅仅是工作在非线性区。本文指出,在某些电压比较器的电路中,其中的集成运放是工作在线性区。     

用基本矩阵法分析运算放大器

本文应用基本矩阵法分析运算放大器,并导出其同相运用与反相运用时主要性能指标的严格表达式和理想式。     

用PSPICE软件分析由运放构成的滤波器电路

简要介绍了由运算放大器构成的滤波器电路的特点。指出利用PSPICE电路仿真软件，可以克服传统电路分析方法分析以上电路时，不易获得直观的计算结果等缺点，文章在电路分析基础上给出了仿真电路图和仿真程序，并对仿真计算结果进行了讨论。     

集成运放教学中应引入"虚短"和"虚断"

介绍了集成运放的两个非常重要的性质--"虚短"和"虚断",并应用它们分析集成运放的应用电路,建议在集成运放的教学中引入"虚短"和"虚断".     

CMOS集成运放的伸缩性版图设计

根据基本ＣＭＯＳ集成运算放大器的电路特点及设计指标，编制了ＰＳＰＩＣＥ电路通用分析源程序，由模拟结果推导出各模拟参量与其决定因素之间的关系，进而确定了由设计指标决定的版图几何尺寸和工艺参数，提出了伸缩性版图设计的思想，建立了从性能指标到版图设计的优化路径，为实现模拟集成电路版图的自动设计提供了初步的步骤和程序。     

IC集成运放综合实验设计

综合性实验是实验教学改革和发展的趋势。针对独立学院验证性实验多,学生创新能力不强,影响其综合能力提高的现状。文章提出了IC集成运放多学时综合实验的设计步骤、原理和方法,分析并解决了其中出现的问题,并对该综合实验的进一步改进作了分析和讨论。     

关于运算放大器工作区域的分析

简述了理想运算放大器的模型和特点,根据集成运算放大器的工作区域,提出了运放工作状态的判断方法。     

Dual-Mode Low Power Pipelined ADC with Pre-charged Switched Operational Amplifier

This paper describes a 12-bit 40-MS/s and 8-bit 80-MS/s dual-mode low power pipelined analog-to-digital converter (ADC). An improved multiplying digital-to-analog converter is used to provide the dual-mode operation. A pre-charged fast power-on switched operational amplifier is used to reduce the power consumption of the pipelined ADC to 28.98 mW/32.74 mW at 40 MHz/80 MHz sampling rates. The ADC was designed in a 1.8-V 1P6M 0.18-μm CMOS process. Simulations indicate that the ADC exhibits a spurious free dynamic range of 90.24 dB/58.33 dB and signal-to-noise-and-distortion ratio of 73.81 dB/47.85 dB at 40 MHz/80 MHz sampling frequencies for a 19-MHz input sinusoidal signal.