基于高速PCB传输线建模的仿真

在高速印刷电路板(PCB)设计中,逻辑门元器件速度的提高,使得PCB传输线效应成了电路正常工作的制约因素.对传输线做计算机仿真,可以找出影响信号传输性能的各种因素,优化信号的传输特性.采用全电荷格林函数法结合矩量法提取高速PCB传输线分布参数并建立等效时域网络模型,应用端接I/O缓冲器IBIS瞬态行为模型,对实际PCB布线进行电气特性仿真,其结果与Cadence公司的SPECCTRAQUEST软件仿真结果一致,且仿真效率得到提高.     

基于IBIS模型的高速数字I／O缓冲器的瞬态行为建模

引入了一种基于最新版本的IBIS模型给出的信息构造高速数字I／O缓冲器的瞬态行为模型的方法，阐述了从IBIS建模数据中得到这种瞬时状态转换行为模型的过程，同时获得了建模所需要的充分条件，与相应的晶体管级模型相比，该方法在获得了更高仿真精度的同时，提高了具有大量同步开关器件芯片互连的仿真速度，最后，为了验证模型的有效性，给出了该模型和晶体管级模型（SPICE模型）模拟结果的比较。     

CMOS输出缓冲器瞬态行为的SPICE建模

根据CMOS输出缓冲器的特性，提出了一种新的输出缓冲器瞬态行为的SPICE建模方法。在把输出缓冲器的瞬态行为特性分为中间状态和稳态2种工作状态的基础上，利用IBIS模型数据，构造了SPICE的瞬态行为模型。仿真中采用TYP、MIN和MAX3种输出模型，完整地反映了输出缓冲器的特性。最后，通过比较PSPICE软件与SigXplore软件的模拟结果，验证了该方法的有效性。     

高速芯片封装结构的同步开关噪声分析及抑制

基于IBIS模型,提出了一种新颖、简单地估算高速芯片封装结构同步开关噪声（SSN）的方法,通过与电路模拟方法的比较,表明了该方法的有效性,基于对多种抑制封装结构SSN措施的分析与讨论,给出了低SSN的高速封装结构设计原则。     

一种高性能LDO的缓冲器分析与设计

为了提高低压差稳压器(LDO)的动态响应性能,提出了一种新型的缓冲器电路。通过引入该缓冲器,LDO的瞬态性能得到显著提高的同时,空载时的静态电流也大大减小。对缓冲器电路的工作原理进行了分析,指出通过降低缓冲器的输出阻抗,扩展了系统的带宽,进而减小了环路的响应时间。指出通过对输出功率管的动态充放电,降低了电路的静态功耗。给出了设计实例,并采用CSMC 0.6μm CMOS工艺模型进行仿真,仿真结果验证了所提出缓冲器的可行性及理论分析的正确性。     

高性能CMOS LVDS I/O接口单元的设计研究

提出了一种适用于笔记本电脑平板显示器接口的高性能CMOS LVDS I／O接口单元，着重分析了高性能CMOS LVDS I／O接口单元电路结构及其工作原理，基于TSMC的3．3V0．25μm CMOS SPICE模型，在Cadence的环境下用Spectre仿真器进行模拟，仿真结果充分体现了该LVDS I／O接口单元的高速率、低功耗及低噪声等高性能．     

CMOS数字集成电路I/O单元设计分析

按使用时焊点(PAD)排列方式的不同,CMC)S I/O库可分为两大类:直排式(inline)和交错式(staggered).以双向输入/输出单元为例详细介绍了一般CMOS I/O单元的主要组成部分及设计分析.其主要电路组成部分包括输出电平转换,输入/输出驱动以及静电保护,在工作频率要求较高时还应设计电源噪声抑制模块.电路设计配合一定工艺的spice模型进行仿真,根据仿真结果判断设计正确与否并进行优化.     

常规数字集成器件判定系统的研制

讨论了利用单片机应用系统实现对常规数字集成器件的自动判定方法,给出了系统框图.硬件电路包括行列式键盘、LED显示器以及通过8255实现的I/O接口扩展等,电路设计合理,结构简单,占用CPU资源少,抗干扰能力强;软件采用模块化设计,便于调试、链接、移植和修改,并对内存进行了规划.系统基本实现了对常规TTL、CMOS数字集成器件逻辑功能的自动判定.     

基于0.18μm CMOS的电流模单元最优化设计

采用HSPICE对基于0.18μm工艺电流模单元进行了最优化分析.以S2I存储单元为例,进行了电路性能、参数扫描及蒙特卡洛分析,对基准电源CMOS模型参数设定进行了最优化处理.结果证明了该方法的有效性及电路可靠性.     

一种VXI数字I/O模块的设计与实现

本文针对VXI总线自动测试系统中常用的数字I/O模块展开研究.分析了数字I/O模块的关键技术,提出了相应的技术解决途径,给出了系统硬件和软件设计方案;阐明了整个数字I/O模块的工作流程以及各部分电路所完成的功能,着重介绍了模块与VXI总线的接口部分设计、数据输出时的数据发生功能和数据输入时的数据采集功能的设计.     

一种分析高速MCM电路中同步开关噪声的方法

提出了一种分析高速MCM电路系统中电源／接地板上同步开关噪声的方法,即基于部分元等效电路（PEEC）结合块缩减算法PRIMA和多端口网络（电源／接地板）的时域宏模型,通过与平面电路解析公式的结果比较和实例分析高速MCM电源／接地板上同步开关噪声,结果表明,该方法具有参数提取简单、高效率、高精度的特点。     

高速ECL数字电路中的端接技术

高速数字电路中，各级电路在端接很容易出现信号完整性问题．串行端接是一种在源端进行阻抗匹配的端接技术，使得接收器可以收到完整的信号电压．戴维南并行端接可以有效地抑制过冲和欠冲，使得信号的摆幅缩小，增强了系统的噪声容限．采用上述的端接技术可在高速数字电路中实现信号的完整性传输。     

一种抑制同步开关噪声的新型S桥电磁带隙结构

为了解决印制电路板中由同步开关噪声(simultaneous switching noise,SSN)引起的高速电路信号完整性问题,通过把传统S桥相邻单元电磁带隙结构连接线的直线改为折线并采用多缝隙的单元结构,设计了一种新型S桥电磁带隙结构(electromagnetic band gap,EBG)。利用Ansoft HFSS软件对该EBG结构进行了数据仿真,并进行了电路实物的加工与测试,仿真结果与实测结果良好吻合。在抑制深度为-30 d B时,其阻带范围为0.2~9.8 GHz,相对阻带宽度为192%,与传统S桥EBG结构相比阻带宽度增加了2.8 GHz,可以更好地抑制同步开关噪声。     

Ethernet controller SoC design and its low-power DFT considerations

In this paper, an Ethernet controller SoC solution and its low power design for testability (DFT) for information appliances are presented. On a single chip, an enhanced one-cycle 8-bit micro controller unit (MCU), media access control (MAC) circuit and embedded memories such as static random access memory (SRAM), read only memory (ROM) and flash are all integrated together. In order to achieve high fault coverage, at the same time with low test power, different DFT techniques are adopted for different circuits: the scan circuit that reduces switching activity is implemented for digital logic circuits; BIST-based method is employed for the on-chip SRAM and ROM. According to the fault-modeling of embedded flash, we resort to a March-like method for flash built in self test (BIST). By all means above, the result shows that the fault coverage may reach 97%, and the SoC chip is implemented successfully by using 0.25 μm two-poly four-metal mixed signal complementary metal oxide semiconductor (CMOS) technology, the die area is 4.8×4.6 mm2. Test results show that the maximum throughput of Ethernet packets may reach 7 Mb · s⁻¹. Biography: ZHENG Zhaoxia (1975–), female,Ph.D. candidate, Lecturer, research direction: system one chip (SOC) integrated circuits design.     

冲击高电压数字测量技术及装置研究

所提出了用于测量冲击高压的数字测量由高速Ａ／Ｄ转换器（２０ＭＨｚ）单片接口及其它性能优良的高速数字集成电路组成。具有固定单次瞬态波形、存贮、处理和分析波形数据及检测冲击高压峰值等功能。     

一种基于DSP的PFC变换器采样控制算法

为DSP控制的功率因数校正(PFC)变换器提出了一种新的采样算法，它能够很好地消除PFC电路中高频开关动作产生的振荡对数字采样的影响。尤其是当开关频率高于30kHz时，所提出的采样算法能有效地提高开关抗噪声性能。最后将此算法运用到一台2kW的PFC变换器中，实验结果证明了该算法对于分析、设计和调试所有含开关的数字采样电路均有实用参考价值。     

基于彩色CMOS图像传感器的图像压缩预处理系统的设计

结合彩色CMOS图像传感器和Bayer CFA格式图像的特点,提出了一种基于Bayer图像的准无损压缩算法.该算法简单高效,可以在准无损压缩下取得较高的图像恢复质量,非常适用于遥感图像、医学影像等对图像质量要求较高的场合.在对算法进行仿真评估基础上提出了基于COMS图像传感器IBIS5-A-1300的图像压缩FPGA实现方案,整个结构采用流水线设计,同时用少量行缓存代替传统的大容量存储,节省了存储资源,加快了运算速率,减小了电路规模,经验证明完全满足对Ba-yer图像实时处理的要求,为后续实时压缩编码和传输提供了有利条件.     

采样-保持电路中的一种增益误差自校正方法

提出一种用于流水线模数转换器(ADC)中的模拟增益误差自校正电路．该电路由一个可编程电容阵列、一个比较器和一小块数字电路组成，通过对第一级采样一保持电路的增益进行校正，使它的增益误差达到12bit转换精度的要求。仿真结果表明，整个流水线ADC的有效量化位数从原来的9．95bit提高到11bit。     

高速CMOS模拟集成电路中的静电保护电路设计

分析了静电放电(ESD)保护的基本原理，指出了传统的用于模拟电路的ESD保护电路在高速电路应用中的局限性，提出了在端口的栅极接地NMOS管和栅极接电源PMOS管的基础上，加上电源与地之间的高速静电泻放回路(片上保护)的新电路结构，仿真结果表明，该电路满足USB2.0高速接口电路的ESD保护要求，试验测试结果表明该ESD保护电路在人体模式下的击穿电压在正负2500V以上，具有实际的应用意义。