CORDIC算法的优化及实现

为提高坐标旋转数字计算(CORDIC)算法的精度并降低硬件资源消耗,对CORDIC算法收敛性以及旋转序列的选取进行了研究.针对圆周系统下CORDIC算法的角度覆盖范围、硬件资源和运算精度等问题提出了进一步的优化措施.利用经过优化后的CORDIC算法,在FPGA中实现了流水线结构的正余弦函数和反正切函数,并把运算精度与硬件资源消耗与Xilinx IP核进行了比较.比较结果表明该优化算法在提高运算精度的同时能够有效降低硬件资源消耗.      

高效低复杂度的QC-LDPC码全并行分层结构译码器

针对传统的部分并行结构低密度奇偶校验码(low-density parity-check codes,LDPC)译码器在保证较高吞吐量的同时,存在消耗硬件资源较大、迭代译码收敛速度较慢等问题,提出一种高效低复杂度的准循环低密度奇偶校验(quasi-cyclic low-density parity-check,QC-LDPC)码全并行分层结构译码器.这种改进的译码器结构可有效降低存储资源消耗,并克服并行处理所导致的访问冲突等问题.设计中,后验概率信息和信道初始化信息共用一个存储模块,降低了一半存储空间的占用.各个分层之间采用相对偏移的方式,实现了分层的全并行更新,提高了译码吞吐量.分层最小和译码算法(layered min-sum decoding algorithm,LMSDA)加速了译码迭代的收敛,进一步提高了吞吐量.经ISE 14.2软件仿真及Virtex7系列开发板验证的结果表明,当译码器工作频率为302.7 MHz、迭代次数为10的情况下,吞吐量可达473.2 Mbit/s,存储资源消耗仅为传统部分并行结构译码器的1/4.     

基于FPGA的高阶组合结构FIR数字滤波器设计

传统数字信号处理实验大都是基于Matlab软件的滤波器设计和仿真,为满足工程上实时性的要求,设计了一个以FPGA处理器为核心的FIR数字滤波器实验。为了兼顾运算速度和硬件资源消耗,采用8路并行乘加运算的组合结构,在FPGA平台上实现了511阶的高阶FIR带通滤波器。通过实验进一步研究了A/D采样位数不同时,滤波器系数量化位数对滤波性能和频率响应曲线精度的影响。实验结果表明,当输入模拟信号分别使用8bit和12bit采样时,滤波器系数量化位数分别取11位和13位,得到的幅频响应精度最高,硬件资源消耗最少。     

基于FPGA的Sobel边缘检测架构

本文提出了一种基于Field Programmable Gate Array(FPGA)实现的高效8-bitSobel边缘检测硬件架构,通过结构优化和引入流水线技术,不仅减少了硬件资源利用率,并且提高了系统运行的最大频率。与三种现有的Sobel边缘检测架构相比,第一种是传统的Sobel边缘检测结构,另外两种也是8-bitSobel边缘检测结构。结果表明,本文提出的8-bitSobel边缘检测结构比传统的Sobel边缘检测结构在硬件资源上减少了37.55%,运行速度上提高了14.74%.尽管与运行速度最快的8-bitSobel边缘检测结构相比在速度上降低了1.24%,但是在资源率上提高了25%。因此,本文提出的8-bitSobel边缘检测架构更适用于硬件资源有限的平台。     

基于uCOS与uIP的抽象层实现

随着物联网技术的迅猛发展,越来越多的嵌入式智能装置需要连接起来才能发挥更好的性能.传统的嵌入式设备使用现场总线或其他特殊协议通信,需要与Internet网连接的主流带TCP/IP协议的操作系统大多过于庞大,考虑到嵌入式设备的低成本要求,采用轻量级操作系统uCOS与轻量级的uIP协议栈的组合能够较好地完成联网功能,减少对硬件资源的消耗.     

FPGA中FIR数字滤波器设计可采用的一种成倍减少硬件资源使用的方法

文章提出了一种新的FIR数字滤波器硬件实现结构。这种实现结构,大大减少了乘法器以及累加器等硬件资源的使用。文章对比讨论了两种FIR数字滤波器硬件实现结构所占用硬件资源的差别,指出了新结构的优势;通过MATLAB及EDA工具的仿真,表明在完成FIR数字滤波方面,新的硬件实现结构的功能与传统结构是相同的。     

基于小容量查找表的CORDIC算法设计

为了对流水线结构的坐标旋转数字计算(Coordinate Rotation Digital Computer,CORDIC)的实现时延和硬件资源消耗进行优化,提出一种仅基于查找表的新的实现方法,完全免除了迭代运算.该方法只需要一个较低容量的ROM表,以及对ROM表输出结果进行简单的移位运算,即可得到高精度的正弦波或余弦波输出.分别在Matlab、Modelsim以及XILINX ISE进行了理论仿真及实际验证,结果表明:这种CORDIC实现方法只需要2个时钟周期的处理延时,硬件资源消耗与其他实现方法相比也有所降低,最大工作频率也有一定提高.     

素数域椭圆曲线密码点乘的高性能硬件实现

素数域的椭圆曲线密码（elliptic curve cryptography,ECC）被广泛应用于物联网安全设备中.针对这些具有有限硬件资源,同时也需要较高计算速度的安全设备,本文提出了一种基于改进Left-to-Right点乘算法的素数域ECC点乘高性能硬件结构.利用模块的复用与指令ROM减少了硬件资源消耗,并通过高位宽的算术逻辑单元提高了点乘计算的速度.在Virtex-5 FPGA上实现的资源使用量为2 684 LUT,16 DSP,4 BRAM,时钟频率达到150.2 MHz,完成一次点乘计算需要4.24 ms,综合的性能指标大于其他已有的素数域ECC点乘高性能硬件设计.      

一种基于LCC算法的新型RS码译码器

相比于传统的硬判决译码算法,RS码软判决译码算法能够获得更大的编码增益,但硬件实现较为复杂. 针对这一问题,本文在LCC软判决译码算法的基础上提出了一种改进型校验子算法,可在不影响译码性能的前提下大幅降低硬件复杂度. 仿真结果表明,本文设计的RS(255, 239)码η=3译码器,在BPSK调制下通过AWGN信道,相比于现有基于校验子的RS码译码器结构,硬件资源消耗减少20%. 采用SMIC 0.18 μm CMOS工艺实现,芯片面积仅为0.81 mm2.      

一种非线性电子负载基准电流的产生方法

输入基准电流的产生是非线性电子负载设计的关键技术,若采用谐波叠加的方式,必须已知基准电流的谐波信息,而且无法实现对任意参数非线性负载的模拟。为了克服传统方式的缺陷,以桥式整流非线性负载电路为例,在分析其状态方程的基础上,提出依据整流电路参数,直接产生相应输入基准电流波形的方法。在硬件实现上,综合速度和资源因素,采用CORDIC和插值相结合的算法,减少了对时钟周期和硬件资源的消耗。通过MATLAB和QuartusⅡ软件仿真,验证了该方法能够消耗较少的时钟周期和硬件资源,产生与理论电流波形相一致的非线性电子负载基准电流。     

改良双锥密封结构及其设计方法

在传统的双锥密封结构基础上提出了一种新型的半自紧金属垫片密封结构——改良双锥密封结构,通过有限元分析,得到了预紧工况下改良双锥环Mises等效应力分布以及垫片应力随预紧载荷和操作压力的变化规律.与传统的双锥密封结构相比,改良双锥密封结构的螺栓预紧力小;操作工况下,自紧作用较好.通过改良双锥密封机制分析,确定了影响密封的主要结构参数,提出了相应的设计方法.以内径1 m的改良双锥密封结构为例,设计了三因素三水平正交试验方案.通过数值模拟,得到了最佳结构参数.     

基于软件定义片上可编程系统的卷积神经网络加速器设计

针对图像识别领域卷积神经网络(convolutional neural network, CNN)的计算需求,根据CNN的结构特点,设计出一种基于软件定义片上可编程系统(software defined system on chip,SDSoC)的加速器。首先通过修改CNN网络结构文件,选用修正线性单元(rectified linear unit, ReLU)作为激励函数,在虚拟机上训练出卷积神经网络的参数。最终完成一种占用硬件资源少,图像识别时间短和精度高的CNN硬件加速器。实验结果表明,与传统的CPU对比其识别精度提高至80%以上,消耗仅占其4.16%,识别时间从通用CPU的十几秒缩短至毫秒。资源消耗与识别时间都得到了很大程度的降低,为进一步加速提供了参考价值。     

基于FPGA的分数倍抽取滤波器的改进设计与应用

为了滤除医学超声成像系统中数据采集的噪声,提高图像的完整度,保证图像实时显示帧率及减少FPGA硬件资源的占用,在传统的FIR分数倍抽取滤波器的基础上,提出了一种改进结构。此结构仅利用一个乘法器,解决了传统结构中资源占用多,插值、抽取操作效率低等问题,提高了系统的工作效率和稳定性。通过Matlab、Vivado、Questasim仿真测试及系统成像对比,验证了此结构的可行性,与其他结构滤波器相比,减少了对Dsp、Bram等硬件资源的占用,以满足系统的实际需求。     

模式可配置的NAND Flash纠错系统设计与实现

针对NAND flash存储器设计一种模式可配置的纠错系统的电路结构,该结构可以预防错误位数大于设计纠错位数的情况发生.提出一种高速并行BCH编译码的电路设计方法,并导出一种无需有限域求逆运算的BM迭代算法的硬件实现方法.通过复用编码算法电路与译码算法电路,同时结合流水线技术与乒乓操作技术,实现以较小的硬件资源开销提高纠错系统性能.该纠错系统电路在EP4CE15E22C8系列FPGA芯片上实现,并进行测试分析.测试结果表明:在相同的系统工作频率下,该纠错系统电路的数据吞吐率是传统串行纠错电路的8倍,而硬件资源开销只增加l倍;与传统的NAND flash纠错电路相比,该纠错电路结构相对独立,可移植性强,可满足多种应用场合的需要.     

基于复用测试逻辑方法的集成电路硅调试设计方案

提出了一种集成电路芯片的硅调试设计方案.采用具有短链扫描结构的扫描链复用方法,以提高对芯片触发器类信息的读写速度,为存储器内建自测试（MBIST）控制器增加异步通信调试接口,以提高静态存储器类信息的访问速度,同时,简化了MBIST控制器的物理设计难度.结果表明,所提出的硅调试设计方法可以降低硬件资源的消耗,使得调试软件设计的难度和复杂度显著降低,并使得硅调试的相关操作更加简便.     

基于FPGA的多级CIC滤波器的设计与实现

积分梳状(CIC)滤波器是一种高效的滤波器,广泛应用于无线通信技术的数字下变频和上变频端.但传统结构的级联CIC滤波器每个寄存器的位宽是固定的,在处理低频信号会造成高频的运算带宽过大,浪费计算机硬件资源的不足.利用Hogenauer"剪除"理论对每一级的输出位宽进行截短,提高CIC滤波器的性能,通过级联多个单级CIC滤波器优化其结构,构建了多级CIC滤波器;同时利用FPGA技术的重构性强、扩展性好、硬件资源占有少、成本低、可靠性高的特点,采用Verilog HDL语言设计实现了各个模块,最终基于FPGA设计完成的多级CIC滤波器模型,不仅节约了硬件资源,还使CIC滤波器每个寄存器的位宽可变.通过Modelsim对模型进行仿真并下载到以Altera DE2的EP2C35F672C6为目标芯片验证,达到了设计要求.     

π/4单向最优迭代CORDIC算法的反正切计算

提出一种单向最优角度迭代的坐标旋转数字计算机(CORDIC)算法用于计算反正切函数值.运用角度区间折叠、选择最佳预设角和省略部分预设角等方法,将CORDIC算法的迭代范围缩小到[0,π/4],并且统一了向量旋转方向,实现了一种电路资源消耗少、迭代最短仅需1个时钟周期的电路设计.在Altera公司的QuartusⅡ平台上选取EP2C8Q208C8芯片进行仿真.实验结果表明:相比传统CORDIC算法,该算法计算所需的平均时钟周期缩短74%,硬件消耗降低18.1%,ROM减少62.5%,输出精度也有一定的改善,适用于实时性强和硬件资源有限的现代通信应用场合.     

基于深度学习的肺结节识别

针对肺结节识别问题,采用分支结构改进直接型VGG16的深度学习网络结构,并使用迁移训练,减少了网络结构复杂度.结果提高了学习效率,降低了方法对硬件资源的要求,增加了其适用性.通过训练多种网络模型,对比模型特点,调整改进的网络结构实现了对小样本的肺结节识别.在LIDC-IDRI数据集上的结果表明:该方法在保持结构简单、降低硬件资源需求的同时,取得较好的肺结节识别效果.     

基于FPGA快速二维DCT图像编码结构

本文提出了一种二维DCT快速算法的FPGA实现结构,采用行列分解算法将二维DCT分解成两个一维DCT和一个转置缓冲器组成的结构,其中一维DCT借鉴Arai DCT算法,并采取了FPGA特有的并行的流水线技术,该结构极大减少了加法器和乘法器的数量,节省了计算时间。该结构的特点是高数据吞吐率、硬件资源消耗少,功耗低。实验结果证明了二维DCT核设计的正确性,适合图像的实时处理。     

基于FPGA的WIMAX LDPC码译码器设计与实现

提出了基于TDMP-NMS算法的部分并行LDPC码译码器结构,其具有TDMP算法译码收敛快和NMS算法保持较好误码率性能下实现简单的优点.该译码器支持WIMAX标准中所有码长和码率LDPC码的译码.设计了一种基于桶形移位寄存器的重组网络单元,实现了对该标准中19种码长LDPC码译码的支持.采用一种适合于TDMP算法及其各种简化算法的动态迭代停止准则,使译码器能根据译码情况自适应地调整迭代次数.结果显示所提方案在提高译码器吞吐率的同时有效减少了译码器的硬件资源消耗.