基于FPGA的信道化数字接收机的研究与仿真

雷达电子战数字信道化接收机能够处理同时到达的多个信号并有较高的截获概率,是当前国内外研究重点。采用了一种基于多相滤波结构的宽带数字信道化接收机方法,通过信道化降低后续信号处理速度,可满足宽频段覆盖、高灵敏度、高截获概率和实时处理能力。对系统基于FPGA实现信道化数字接收机,时分复用完成算法。     

基于FPGA的非均匀信道化接收机的实现

阐述了基于多级滤波器组信道化接收机实现信道非均匀划分的原理及模型.采用现代DSP Builder设计工具和FP-GA硬件平台,对模型中关键的复信号多相滤波器组信道化接收机(PFCR)进行了4信道的设计实现.实验结果表明,采用FPGA可实现多信道非均匀划分.     

数字式信道化单比特接收机技术

现代战争信号环境对电子战接收机提出了更高的要求,侦察与反侦察、干扰与反干扰的斗争尖锐激烈,传统的接收机正面临着严峻的挑战.本文提出了数字式信道化单比特接收机的设计方法,它应用了数字信道化中的多相滤波技术,并在后续处理中结合了新一代宽带接收机中的单比特接收方法,提高了电子战(EW)接收机的接收性能.使得它可以在同一个信道中处理两个同时发生的信号,频率分辨率和精度都大大提高.最后,通过仿真分析验证了此方法的可行性.     

适应VANET拓扑瞬态时变的多相滤波器组信道化方法

车载网络拓扑结构容易受到瞬态时变干扰。为了保证信号的完整性,提出一种改进的实信号多相滤波器组信道化方法。此方法利用实信号频谱对称特征,将信道进行对称划分,然后在多相处理前端进行比现有多相滤波器组信道化结构高2倍的抽取处理,进一步降低了后续处理的数据速率,最后对复指数调制部分进行的优化处理使该结构的硬件实现效率更高。此方法在和现有方法达到相同效果的前提下,大大降低了复杂度,提高了车载网络中实时信号处理的能力,在通信接收机以及各种子带分离系统中也具有很广泛的应用前景。     

一种基于多相滤波器组的信道化接收机设计方法

提出了一种基于多相滤波器组的信道化接收机的设计方法。该方法可以满足宽带侦察系统实时性和带宽的要求，较好地解决了高速A／D芯片与低速信号处理器之间的矛盾问题，并且易于在大规模集成电路上实现，文中还对参数编码器的设计进行了简要地介绍．     

一种基于Stratix EP1S80的信道化中频接收机

提出了一种改进的多相滤波器组信道化接收结构,给出了基于EP1S80 FPGA的设计实现方案,实现了对中频信号的正确接收.改进后的多相滤波器组信道化接收结构的各信道输出信号相互间不混叠,且更易于硬件实现.实验结果验证了本设计的有效性和可行性.     

CIC filter theory in DDC and implementation by using FPGA

Cascade Integrator Comb(CIC)filter is the main part of the next generation High Frequency (HF) radar. This paper describes the key points of CIC theory in the Digital Down Conversion (DDC) module of a radar receiver, and takes advantage of the high flexibility and high density feature of Field Programmable Gate Array (FPGA) for putting forth to design the CIC filter by using FPGA. This paper provides particular insight into design by FPGA, which has advantages in high speed operation and simply structure. Some important and practical applications are given in this paper. The simulation result proves the validity and veracity. Because we can adjust the parameters freely according to our need, the CIC filter can be adapted to the next generation HF radar.     

基于 IP 核的嵌入式8051 VHDL设计及FPGA实现

通过IP核的重用和外围电路的VHDL设计，采用高层综合的方法设计出与MCS－51系列微处理器指令集完全兼容的8位嵌入式微处理器芯片并经过FPGA验证获得了满意的效果。该芯片的设计对于各川嵌入式系统（ES）和片上系统（SOC）的应用具有重要意义。     

基于FPGA的高速数据传输方案设计与实现

为解决目前信号处理系统中数据传输的瓶颈问题,设计并实现了一种基于可编程门阵列(field programma-ble gate array,FPGA)的高速实时数据传输方案.该方案借助Xilinx FPGA的ChipSync技术,稳定地完成了数据的串化/解串,以及通信链路相对延迟的精确测量和调整.同时,利用提出的数据传输同步方法一系统同步和串行低压差分信号(low-voltage differential signaling,LVDS)总线技术实现板卡间大量数据的高速传送,有效地保证了多通道传输的同步性和可靠性,并大大降低了系统互联的复杂度和系统成本.     

基于FPGA的多接口路由系统设计与实现

在异构设备采集数据的过程中,为解决多种接口之间数据传输与交互的问题,设计了一种基于FPGA的多接口路由系统。给出了该系统的总体设计方案,针对不同端口间地址不匹配的问题,提出了一种基于虚拟IP地址分配方法的路由算法,并对其进行了仿真,最后在FPGA上实现了该算法。实验结果表明该系统具有不同接口之间数据路由寻址功能,能够满足不同应用场景、带有多种接口设备数据采集与传输的功能需求。     

数字通信系统相位均衡滤波器的FPGA实现

为校正数字信号传输中的相移畸变,针对CDMA通信系统基带到射频输出部分,设计一种基于FPGA实现的相位均衡滤波器。该滤波器由反馈延迟、查找表、加法器和解复用输出模块组成。仿真结果表明,该滤波器符合全通均衡滤波器的特性,可较好地修正相移畸变,节省FPGA资源。该相位均衡滤波器实现方法可应用于数字通信系统。     

High-speed parallel matched filter designing and FPGA implementation

Matched filter is one of the key technologies to achieve high-speed data transmission. In this paper,a parallel finite-impulse response (FIR) filter structure based on polyphase filter-ing is used to achieve high-speed matched filter in quadrature phase-shift keying (QPSK) demodulation up to 800 Mb·s-1. First,a window function is employed of to obtain impulse response of matched filter. Second,the high-speed parallel FIR structure is presented based on polyphase filtering. Then,the filter with EP2S180F1020 on the Quartus II 7.2 platform is achieved. The final results show that the design is correct and can implement high-speed matched filtering,wherein the equivalent frequency of which is up to 2 037 MHz. In addition,this scheme is easy to real-ize,which brings great value to the application of this filter in high-speed matched filters design in demodulation systems.     

基于高效抽取滤波器的数字下变频设计

对数字下变频各个模块的构成及原理进行了研究,提出了一种基于高效抽取滤波器的实现方案,用查表法产生数字混频所需的高采样率的数字本振信号,用梳状滤波器和半带滤波器级联实现数字下变频的抽取和滤波.方案中多处使用了查表法,它相对于传统方法有节省资源,速度快,易于实现的优点.设计中调用了ALTREA参数化模块库中的资源,充分利用了芯片的硬件资源,从而提高了运算速度.还给出了半带滤波器的一个设计实例.该方案已通过FPGA验证.     

基于FPGA的快速均匀分布随机数发生器

随机数广泛应用于信息论、控制论、排队论、可靠性理论及人工智能等领域,利用FPGA的高效性、稳定性来产生均匀随机序列的方法为系统设计或测试带来了极大的便利.本文在原有算法基础上结合同余法及Lag Fibonaicc序列的特点,构建了一个快速高质量的均匀分布随机数发生器.实验研究证明随机数发生器具有良好的随机特性及均匀性.     

FPGA数字脉冲压缩系统的研究与实现

针对线性调频信号用FPGAIP核进行设计并实现了单通道的数字脉冲压缩系统．阐述了数字下变频、脉冲压缩的原理．介绍了系统的硬件结构、主要设计模块和在FPGA上实现对中频线性调频信号进行脉冲压缩处理的方法．最后给出了MATLAB仿真和FPGA硬件实验测试结果,验证了文中给出的数字脉冲压缩器设计的工程可行性．     

基于FPGA的高速网闸交换卡的设计

为了解决当前对高速物理隔离设备的需求,描述了一种采用FPGA设计的10 Gb/s交换卡硬件电路方案。该方案首次选用Xilinx V6 FPGA的高速GTX硬核收发器,选取万兆光模块SFP+,使用PCI-express2.0总线。FPGA通过PCI-express总线技术完成了数据在和主机的相连,通过光模块与internet通信。在设计PCB的时候根据信号完整性理论,在设计中通过使用蛇形线、端接电阻、磁珠、电容和铺地铜等措施以解决阻抗匹配、串扰、电磁兼容等信号完整性问题。测试结果表明,FPGA和PCIE总线成功应用于数据交换,实现的交换卡工作正常稳定。