H.264/AVC编码器中6阶插值滤波器的实现

针对H.264/AVC视频编码器的系统芯片设计,提出了6阶1/2像素插值滤波器的4种具体实现结构;并且在相同的约束条件下,使用Synopsys综合工具比较了各自的实现代价,最终给出了6阶1/2像素插值滤波器的优化实现结构。     

分像素插值算法的VLSI实现

针对H.264/AVC标准中分像素插值运算复杂度高和存储访问量大的问题, 提出新的分像素插值算法。该算法采用易于硬件实现的4阶滤波器取代6阶滤波器进行分像素插值; 基于算法给出了一种1/4像素精度的8×8 块插补流水线结构。经性能分析和滤波器结构比较表明, 该结构在一个时钟内可以完成32个1/2像素位置的插值运算, 可应用于所有大小块, 且有面积小, 速度快的特点。实验结果表明, 与H.264标准相比, 该算法可以降低15%的空间复杂度, 提高了峰值信噪比, 降低了比特率, 提高了编码性能。     

面向 HEVC 的高效插值滤波 VLSI 架构设计

为满足 HEVC(High Efficiency Video Coding)标准解码器中数据高吞吐率和高访存量的要求, 提出了一种 面向 HEVC 的高效率分像素插值滤波 VLSI(Very Large Scale Integration)架构设计。 在 HEVC 标准分像素插值算 法的基础上, 构造高并行度和流水线的插值滤波 VLSI 架构; 利用滤波器系数反转对称性, 设计可复用 8 阶滤 波器结构, 以减少滤波器硬件面积; 在传统的单输入通道插值器的基础上, 设计两路并行的 8 输入插值器, 以 提高数据吞吐量。 实验结果表明, 该设计能在频率为 34. 2 MHz 下完成 1 920伊1 080@ 30 帧/ s 视频解码需求, 同时, 能够满足 3 840伊2 160@60 帧/ s 视频的实时传输。     

基于自适应选择滤波系数的插值算法

针对不同分辨率的视频序列采用相同阶数滤波器进行分像素插值不能进一步提高编码性能的问题, 提出 了基于自适应滤波器的分像素插值算法。 该算法根据设定的 3 个不同分辨率视频序列区域, 自适应选择不同 阶数的插值滤波器; 在 3 个不同分辨率视频序列区域内, 根据像素间相关性将高阶插值滤波器替换为低阶插值 滤波器, 实现滤波器的自适应选择。 实验结果表明, 相对于 HEVC(High Efficiency Video Coding)标准算法, 该 算法使峰值信噪比值平均提高了 0. 14 dB, 比特率平均降低了 0. 37%, 对不同分辨率视频序列都具有较好的编 码性能及鲁棒性。     

维纳滤波插值算法在运动预测中的应用

目前现有的视频编码标准 (H.2 6 3,MPEG- 4等 )都是采用半像素双线性插值的算法来对图像进行运动预测 ,为了提高视频编码的效率 ,该文在应用维纳滤波概念的基础上提出了一种新的半像素插值算法。该算法通过构造非等重的维纳滤波器来完成对图像的运动预测功能 ,它充分利用了相邻像素点间的相关性 ,同时还保持了图像中变化较大的边缘信息。实验表明 :该算法相对于双线形插值、Cubic插值、B-Spline和非线性插值在性能上有了明显的提高 ,相同比特率时其峰值信噪比可以提高 0 .6～ 1d B。     

数字图像相关法中的优化插值滤波器

针对数字图像相关方法中的亚像素插值误差,在复频域内利用滤波器的传递函数分析了亚像素位置和图像频率对插值误差的影响,在此基础上设计了一种基于B样条插值核的优化插值滤波器。为使该滤波器能自适应于不同散斑图像,提出了一种利用图像的频谱分析获取滤波器中权值函数的方法,以B样条滤波器系数为非线性优化插值滤波器的迭代初值,解算出图像的最优滤波系数。在不考虑数字图像相关法中其他位移测量误差影响的情况下,通过平移和单向拉伸两个数值实验,证实所提滤波器可以明显减小亚像素插值误差,更好地满足了实验力学中对利用数字图像相关法进行高精度位移测量的需求。     

Gr(u)nwald插值于加权Lp,w下收敛阶估计

给出了以第一类Chebyshev多项式的零点为插值结点组的Gr(u)nwald插值于加权Lp(权函数w(x)=(1-x 2)-1/2)的收敛估计阶.推广了文[6]的结果.     

基于离散时间分数阶Fourier变换的多抽样率信号处理

多抽样率技术广泛应用于信号的分频带编码,图像压缩等领域．文中基于离散时间分数阶Fourier变换的chirp周期性和分数阶域滤波,定义了分数阶域等效滤波器．在此概念的基础上,得到了分数阶域等效滤波器的时域直接实现高效结构．然后导出了基于分数阶域等效滤波器的多相实现结构,并得到了分数阶抽样率转换系统的多相实现和分数阶域滤波器的多抽样率实现．最后得到分数阶差分抽样滤波器组和非均匀抽样滤波器组线性相位准确重建条件．     

基于TMS320DM6446 DSP优化1/4像素插值算法

探讨了在TMS320DM6446 DSP平台上如何优化1/4像素插值算法。针对该芯片的结构和AVS视频编码程序的特点,利用该DSP独特的指令集和软件流水操作,把乘法操作拆分成移位和加法操作,一次读入多个像素数据,并行处理多个像素的插值,并采用线性汇编等方法,实现了对该技术相关C代码的优化。试验结果表明,优化后效率提高了69.2%。     

基于D2样条插值和LOG算子的亚像素边缘检测

提出了一种基于 D2 样条插值和 LOG算子的亚像素边缘检测方法 .将被检测的图像块在 1 /2 p精度上行列分离分别进行一维 D2 样条插值 ,得到亚像素图像 ,然后将不同尺度的 LOG算子与之卷积 ,所得边缘图像经过边缘融合后得到亚像素边缘     

基于FPGA的SD转换器的设计与实现

文章提出了一种采用Altera公司的Cyclone系列EP1C6F256C8FPGA芯片设计SD转换器的硬件电路的方法,并以一个加海明窗的160阶Fir低通数字滤波器进行数字信号处理,设计经软件仿真和硬件仿真,结果表明电路性能可靠,SD转换精度较高。     

高速FIR滤波器设计与FPGA实现

文章主要研究了基于传统的乘累加(MAC)结构的FIR滤波器设计的2种方法,在此基础上研究了一种新的基于分布式算法(DA)的FIR滤波器设计的硬件结构,分析了DA算法结构较MAC结构的优点。最后设计了一个8阶8 bits的基于DA结构的FIR低通滤波器,并在Altera FPGA上进行硬件实现。     

基于频率遮掩法的磨音信号处理

利用有限冲激响应(FIR)滤波器进行磨音信号处理时,滤波器的阶数过高,会引起滤波器实时性交差及硬件成本增高等问题,采用频率遮掩法(FRM)对磨音信号进行处理,仿真结果表明,与传统的FIR滤波器相比,应用频率遮掩法时,选择合适的内插值能有效降低FIR滤波器的阶数,进而提高磨音信号处理的实时性及降低硬件成本.     

基于抽取滤波器多相分解的多速率采样模块设计

针对扩频系统中多速率采样的实现问题,提出了一种改进的多相滤波器结构. 通过简单的多相内插之后,进行分数倍抽取,可完成任意比重采样变换. 介绍了基于多相滤波器结构的重采样原理,给出了适宜硬件实现的架构. 仿真结果表明,该方法在极大降低系统运算量和开销的前提下,并不影响系统的性能.      

基于FPGA的分数倍抽取滤波器的改进设计与应用

为了滤除医学超声成像系统中数据采集的噪声,提高图像的完整度,保证图像实时显示帧率及减少FPGA硬件资源的占用,在传统的FIR分数倍抽取滤波器的基础上,提出了一种改进结构。此结构仅利用一个乘法器,解决了传统结构中资源占用多,插值、抽取操作效率低等问题,提高了系统的工作效率和稳定性。通过Matlab、Vivado、Questasim仿真测试及系统成像对比,验证了此结构的可行性,与其他结构滤波器相比,减少了对Dsp、Bram等硬件资源的占用,以满足系统的实际需求。     

一种改进的SPIHT算法

利用特定的滤波器对自然风景图像、人物图像进行小波分解后，在低频区域中，小波系数的符号绝大部分为正。利用这一特征，对多级树集合划分(SPIHT)算法进行了改进，使得在同样的压缩比下，可以使信噪比得以提高。