一种基于Muller流水线的异步流水线物理实现流程

为了克服异步电路实现工具不统一、实现复杂度较高的问题,提出了一种新的异步流水线实现流程.基于功能将实现流程分为同步时序约束和异步控制实现两个部分,对同步时序约束采用虚拟时钟,对异步控制实现采用真实延时控制,通过在实际的异步控制信号下的静态时序分析得到时序结果.实验和仿真结果一致表明,该流程可以完全利用成熟的电路自动化设计工具实现,极大地降低了异步流水线的实现难度.     

延时电路的VHDL设计

VHDL语言现在已经成功地应用于硬件电路设计的模拟验证和综合优化等方面.本文首先采用了VHDL语言设计电路时采取的自顶向下的设计方法设计了数字电路经常用到的延时电路;而且以具体的延时电路设计分析了设计中所遇到的问题,并给出了解决方案.     

基于CORDIC算法的QDDS信号发生器设计

文章提出了一种采用CORDIC算法实现QDDS信号发生器的设计方法;设计采用VHDL语言描述硬件电路和CycloneⅡ系列FPGA开发平台实现,通过Synplify Pro进行优化综合和Modelsim SE验证.设计结果表明采用CORDIC算法设计的QDDS信号发生器具有运算速度高、电路规模小的特点,优于常用的查表法...     

基于DSP和FPGA的UART系统设计

基于DSP和FPGA的异步串口UART的工作原理和软、硬件设计.采用DSP作为处理器,将UART的核心功能嵌入到PFGA内部,并利用DSP的EDMA功能完成FPGA内部FIFO和DSP内部RAM中乒乓缓冲器之间的数据传输.使用VHDL硬件描述语言对PFGA进行编程,并在Quartus Ⅱ 7.2中完成了时序仿真,最后在Altera的CYCLONE系列FPGA上下载实现,验证了用FPGA实现串口通信的可行性.     

基于FPGA的加密算法实现

根据三重数据加密算法(3DES)的原理,采用全流水线和有限状态机,实现了基于现场可编程门阵列(FPGA)的3DES电路的仿真.基于Cyclone系列的EP3C40F780C6型FPGA芯片,采用自顶向下的设计思想进行电路的模块划分,有效的完成了3DES算法的总体结构和各个子模块的电路设计.利用超高速集成电路硬件描述语言(VHDL)完成了3DES加密算法的编写,并利用Altera公司的QuartusⅡ9.0综合工具对电路进行了仿真验证及逻辑综合.结果表明,该设计基本实现各模块的功能,获得了稳定的加密性能.     

基于异步替换的异步流水线设计

本文提出了异步替换的概念,即将同步流水线的控制通路和数据通路分离,然后将控制部分用异步结构实现,替换同步控制结构,以完成异步流水线的设计。本文首先提出并证明了基于寄存器的异步流水线结构能够获得与同步流水线相似的性能。一个用于异步替换的设计流程被提出,并被用于一款16位DSP的设计。结果显示,与同步结构相比约20％的性能获得了提升,这证明了异步替换的可行性。利用异步替换,可以充分利用同步流水线的丰富资源方便地设计异步流水线。     

一种高速高精度全数字SDC转换器设计

SDRC转换器是一种广泛应用于冶金、航海等位置和方位同步指示系统以及火炮、雷达等伺服系统中的传感器.在研究了CORDIC算法原理的基础上,采用FPGA芯片和QuartusⅡ8.O专用FPGA设计软件设计了一种基于该算法的高速高精度SDRC转换器的硬件电路,并通过Synplify Pro8.0进行综合优化,最后给出了Modelsim SE仿真和Synplify Pro综合结果.基于该算法的设计结果表明SDRC转换器相位精度可达到0.02°,电路系统时钟可达200 MHz以上.设计实现了更小的电路规模,优于一般采用查表法结构设计的电路,具有较 .高的应用价值.     

耗散型石英晶体微天平硬件电路设计

采用负电容补偿技术,AGC自动增益控制,差分运算电路设计了能在液相环境中稳定振荡的QCMD前端振荡驱动电路,通过贝塞尔带通滤波器的接入,使电路工作在3次谐波15 MHz下.设计了一种以FPGA微处理器EP4CE6F17C8N为核心的QCM-D后端数据采集系统,采用高速、高精度的10位并行AD采集芯片ADS826,在晶体与驱动振荡电路之间引入模拟开关,FPGA控制其处于闭合以及周期性闭合2种状态,可同时测量频率和耗散因子D.利用RS232串口将FPGA存储、处理后的数据传送到上位机进行分析、显示、和保存,并在上位机上编写了串口调试工具和测量结果显示界面.     

基于Balsa的异步集成电路设计方法

由于异步电路具有高性能、低功耗及模块性等特点,特别是在超高速集成电路中可以解决时钟偏斜的问题,使其成为当今集成电路尤其是CPU设计研究的热点。但异步电路开发难度较大,软件及工具功能受限等因素限制了其迅速发展。文章介绍了由英国曼彻斯特大学开发的异步电路设计语言Balsa及相关开发平台的使用方法和设计流程,并与现有硬件描述语言进行了比较分析,提出了异步电路设计工具的发展方向。     

基于FPGA的数控振荡器的设计与实现

介绍一种利用矢量旋转的CORDIC(COordination Rotation DIgital Computer)算法实现正交数字混频器中的数控振荡器(NCO)的方法.推导了CORDIC算法产生正余弦信号的实现过程,给出了在FPGA中设计数控振荡器的顶层电路结构,并根据算法特点在设计中引入流水线结构设计.     

基于混合CORDIC的神经网络激活函数的实现

讨论了基于混合坐标旋转数字计算机算法设计并实现对数-S形激活函数的方法,采用超高速集成电路硬件描述语言和流水线技术构造的对数-S形函数的寄存器传输级模块在现场可编程门阵列上给予硬件实现,优化后的对数-S形函数模块结合了查找表和坐标旋转数字计算机迭代算法的特点,具有高效率、高速度、高精度等优点.实验数据表明,本设计模块计算结果的平均误差为0.05 %,最大误差为0.19 %,最大工作频率为109 MHz,满足神经网络超大规模集成电路的要求.     

Design and Tool Flow of a Reconfigurable Asynchronous Neural Network Accelerator

Convolutional Neural Networks(CNNs) are widely used in computer vision, natural language processing,and so on, which generally require low power and high efficiency in real applications. Thus, energy efficiency has become a critical indicator of CNN accelerators. Considering that asynchronous circuits have the advantages of low power consumption, high speed, and no clock distribution problems, we design and implement an energy-efficient asynchronous CNN accelerator with a 65 nm Complementary Metal Oxide Semiconductor(CMOS) process. Given the absence of a commercial design tool flow for asynchronous circuits, we develop a novel design flow to implement Click-based asynchronous bundled data circuits efficiently to mask layout with conventional Electronic Design Automation(EDA) tools. We also introduce an adaptive delay matching method and perform accurate static timing analysis for the circuits to ensure correct timing. The accelerator for handwriting recognition network(LeNet-5 model)is implemented. Silicon test results show that the asynchronous accelerator has 30% less power in computing array than the synchronous one and that the energy efficiency of the asynchronous accelerator achieves 1.538 TOPS/W,which is 12% higher than that of the synchronous chip.     

Implementing kinematics computation in FPGA co-processor for a 6-DOF space manipulator

Based on the coordinate rotation digital computer(CORDIC)algorithm,the high-speed kinematicscalculation for a six degree of freedom(DOF)space manipulator is implemented in a field programmablegate array(FPGA)co-processor.A pipeline architecture is adopted to reduce the complexity and time-consumption of the kinematics calculation .The CORDIC soft-core and the CORDIC-based pipelined kine-matics calculation co-processor are described with the very-high-speed integrated circuit hardware descrip-tion langua...     

An asynchronous pipeline architecture for the low-power AES S-box

To obtain a low-power and compact implementation of the advanced encryption standard （AES） S- box, an asynchronous pipeline architecture over composite field arithmetic was proposed in this paper. In the presented S-box, some improvements were made as follows. （1） Level-sensitive latches were inserted in data path to block the propagation Of the dynamic hazards, which lowered the power of data path circuit. （2） Operations of latches were controlled by latch controllers based on presented asynchronous sequence element： LC-element, which utilized static asymmetric C-element to construct a simple and power-efficient circuit structure. （3） Implementation of the data path circuit was a semi-custom standard-cell circuit on 0.25μm complementary mental oxide semiconductor （CMOS） process; and the full-custom design methodology was adopted in the handshake circuit design. Experimental results show that the resulting circuit achieves nearly 46% improvement with moderate area penalty （ 11.7% ） compared with the related composite field S-box in power performance. The presented S-box circuit can be a hardware intelli-gent property （IP） embedded in the targeted systems such as wireless sensor networks （WSN）, smart-cards and radio frequency identification （RFID）.     

基于DCVSPG逻辑的双轨四相异步电路设计

基于四相双轨异步电路设计的芯片面积较单轨异步电路成倍增大,提出了将异步DCVSPG(ADCVSPG)逻辑用于双轨四相异步电路设计.为了适应异步电路设计,在ADCVSPG逻辑单元电路的互补输出端,由一个与非门来实现完成判断电路,同时在每个互补输出端分别添加一个由反向器构成的锁存器,以此提高电路的稳定性,并使得ADCVSPG适合于异步细粒度流水线设计.在HSPICE下对ADCVSPG逻辑和零协议逻辑(Null Convention Logic,NCL)进行了分析.分析表明,ADCVSPG逻辑提高了双轨四相异步电路的性能,减小了芯片面积,是一种较佳的设计方法.     

有限冲激响应滤波器的设计与实现

提出了采用现场可编程门阵列(FPGA)器件实现有限冲激响应(FIR)数字滤波器的方案，并以一个8阶低通FIR数字滤波器的实现为例，设计并完成软硬件仿真与验证．结果表明，电路工作正确可靠，能满足设计要求．     

基于FPGA的小车自动行驶控制系统的设计与实现

设计了一个小车自动行驶控制系统.该系统以一个基于流水线结构CORDIC算法设计的双核FFT处理器为基础,实现语音信号的频谱分析,并通过提取MFCC语音特征,与模板库中数据指令进行对比,进而产生控制信号,最终由FPGA控制的无线通讯模块来实现对小车常用基本操作的语音控制.系统在DE2实验开发平台上进行下载测试,结果表明该系统可实时地完成对语音指令的响应,同时系统具有硬件结构简单、实时性好、可靠性高等特点,可广泛应用于语音识别控制领域.     

Universal GALS Platform and Evaluation Methodology for Networks-on-Chip

A networks-on-chip(NoC)cost-effective design method was given based on the globallyasynchronous locally-synchronous(GALS)interconnect structure.In this method,the synchronous mode was used to transmit data among routers,network interface(NI),and intellectual property(IP)via a synchronous circuit.Compared with traditional methods of implementing GALS,this method greatly reduces the transmission latency and is compatible with existing very large scale integration(VLSI)design tools.The platform designed bas...     

车用电机控制器功能安全及主动短路分析

根据永磁同步电机的数学模型,求解了不同工况下永磁同步电机进入主动短路时的电流和转矩输出情况,揭示了主动短路电机输出与电机参数之间的数学关系,并通过仿真和实验进行了验证.从理论角度分析了主动短路作为安全关断方法的优缺点,提出了永磁同步电机主动短路状态下的电流计算公式,为电机控制器选择合适的功率器件提供了依据.     

基于卷积算法的离散小波变换IP核设计

该文设计了一种实现多级二维实数小波变换的集成电路IP核，可用于JPEG2000编码器中．采取易于硬件实现的卷积算法，详细分析了该IP核的各个模块和时序，经过EDA软件仿真和综合，并在自行设计的一块FPGA的PCI开发板上进行了验证和性能分析．