基于改进AES的一次一密加密算法的实现

AES(advanced encryption standard)加密算法在分组密码领域一直有着不俗的表现,但是传统AES算法具有S盒的迭代循环周期短、轮密钥和种子密钥之间的相关性较强的缺陷。为增强AES算法的安全性,通过采用一种新的仿射变换对产生新的S盒,再利用平方剩余算法产生随机密钥流序列的方法对AES算法进行了改进。结果表明:改进后的S盒的迭代循环周期在GF(2~8)域上为256;每一次加解密运算使用的密钥都是不一样的随机密钥流序列。可见,改进后的AES算法使得明文的每一个分组都使用不同的密钥进行加密,从而使得各分组密文之间不具相关性,达到了使用固定密钥实现一次一密加密的目的,从而提高了AES加密算法的安全性。     

AES的S-盒中仿射变换的性质

美国新一代数据加密标准AES的S-盒由有限域GF(2＾8)中的一个“倒数变换”和环Z2[X]／(x^8 1)中的“仿射变换”复合而成，它们的性质在本质上反映了AES的安全性。而“倒数变换”和“仿射变换”的分布性质是S-盒分布性质的基础。研究了仿射变换的迭代性质，结果表明，AES选取的仿射变换并不具有最好的迭代性质。     

一种增强S盒的DES加密体制

数据加密标准DES是数据通信领域中一个至今被广泛采用的加密手段,其中的S替换盒作为该密码体制的非线性组件对安全性是至关重要的。在分析S盒设计准则与方法的同时,提出了一种增强S盒的方法,从而提高DES抗攻击能力。     

AES密码盒算法的详细实现过程及其应用

详细阐述了AES算法的核心之一——密码盒的详细实现过程，对实现过程中各环节的算法设计思想作了深入细致的介绍，提出了多项式求逆、相乘、相除(对于不可约多项式模)的算法思想，并且所有关于多项式的算法思想全部用C语言实现过，结论完全正确。旨在为吸取AES算法的精华、进一步推广使用有关多项式的算法提供参考和给予启迪。     

数据加密标准中S盒非线性设计分析

数据加密标准 DES(Data Encryption Standard)是数据通信领域中一个至今被广泛采用的加密手段,其中的替换盒S作为该密码体制的非线性组件对安全性是至关重要的,分析S盒的设计准则与方法,将有助于了解 DES的核心技术,并为改进设计提供可能.     

S盒的二次方程及一个新的设计准则

S盒是许多分组密码算法中唯一的非线性部件, 因此它的密码强度决定了整个密码算法的安全强度. 本文从理论上分析S盒中二次方程的存在条件, 证明了AES(Advanced Encryption Standard)密码的S盒在有限域GF(256)上存在55个线性无关的二次方程, 并第一次给出了GF(256)上的这些二次方程. 这些方程可能被用于一些代数攻击中, 如XSL(eXtended Sparse Linearization)攻击. 为了防止利用这些二次方程进行的代数攻击, 本文提出一个新的S盒设计准则.     

AES中S盒的面积、功耗与安全性分析

研究了高级加密标准(AES)中不同结构S盒实现的面积、功耗与安全性因素,为资源受限和安全性要求高的嵌入式加密应用场合提供了设计参考依据.基于仿真工具和0.25 μm,1.8 V工艺库,完成了包括查找表(LUT)、有限域分解(GF(24))、译码交错编码(DSE)等在内的5种S盒结构设计.基于功耗分析攻击,引入了S盒的功耗比率-相关系数积作为安全性指标.仿真结果表明GF结构S盒具有面积小、安全性高等特点,而DSE结构S盒具有极低功耗特性.     

S－盒的置换与随机化

讨论了Ｓ－盒的置换特性．测试结果证明了改变Ｓ－盒的顺序不会影响密文对明文和密钥的敏感性，并揭示了Ｓ－盒顺序影响密文的正态分布特性．后给出了随机化Ｓ－盒的算法．     

一类S盒生成矩阵的共轭等价

由于S盒具有严格的代数结构成为了对RIJNDAEL算法进行代数攻击的突破口,对RIJNDAEL算法中的S盒的性质做了深入研究,发现在30个GF(2^8)剩余类域中,采用不同的仿射变换矩阵,RIJNDAEL的S盒(按共轭等价划分)共有240种生成方法．文中给出了一种易于实现的仿射变换矩阵求取方法．这些能产生等价S盒的矩阵的发现,很可能有助于代数攻击法的实施．     

迭代混沌映射的S盒构造方法

置换盒又称为S盒,是分组密码中常采用的重要部件.首先对评价S盒性能的指标进行了分析,以非线性度、完全雪崩准则、输出比特间独立性、差分均匀性和双射作为主要的评价指标.然后利用混沌系统在相空间的高度非线性,提出了一种迭代混沌映射的S盒构造方法.仿真检测表明,利用该算法产生的S盒具有很好的密码学特性,为开发新的分组密码算法和动态S盒加密方法奠定了很好的基础.     

An asynchronous pipeline architecture for the low-power AES S-box

To obtain a low-power and compact implementation of the advanced encryption standard （AES） S- box, an asynchronous pipeline architecture over composite field arithmetic was proposed in this paper. In the presented S-box, some improvements were made as follows. （1） Level-sensitive latches were inserted in data path to block the propagation Of the dynamic hazards, which lowered the power of data path circuit. （2） Operations of latches were controlled by latch controllers based on presented asynchronous sequence element： LC-element, which utilized static asymmetric C-element to construct a simple and power-efficient circuit structure. （3） Implementation of the data path circuit was a semi-custom standard-cell circuit on 0.25μm complementary mental oxide semiconductor （CMOS） process; and the full-custom design methodology was adopted in the handshake circuit design. Experimental results show that the resulting circuit achieves nearly 46% improvement with moderate area penalty （ 11.7% ） compared with the related composite field S-box in power performance. The presented S-box circuit can be a hardware intelli-gent property （IP） embedded in the targeted systems such as wireless sensor networks （WSN）, smart-cards and radio frequency identification （RFID）.     

新的加密标准AES的研究和实践

AES是一种新的加密标准,本文介绍了5种AES的候选加密算法,然后对中选AES标准算法Rijndael的加密原理、加密过程、函数定义、密匙扩展过程、解密过程进行研究并作了具体的实践.     

AES的结构及其S-box分析

分析了AES的加解密原理和密钥生成器的结构，S－box的分布特性。指出了AES与其密钥生成器之间存在一种结构上的同步性，这种同步性可能成为AES的弱点；AES的S－box具有短周期，不具有良好的分布特性。这给AES的密码分析提供了可能，也许会成为AES的致命弱点。     

迭代混沌映射的S盒构造方法

置换盒又称为S盒,是分组密码中常采用的重要部件。首先对评价S盒性能的指标进行了分析,以非线性度、完全雪崩准则、输出比特间独立性、差分均匀性和双射作为主要的评价指标。然后利用混沌系统在相空间的高度非线性,提出了一种迭代混沌映射的S盒构造方法。仿真检测表明,利用该算法产生的S盒具有很好的密码学特性,为开发新的分组密码算法和动态S盒加密方法奠定了很好的基础。     

AES快速算法的扩展指令集实现

基于Daemen等提出的AES快速算法,给出了用可配置处理器NiosII扩展指令集实现硬件加速的两种方案——基于片内存储器存储快速算法查找表的方法、用硬件逻辑电路实现S盒并计算出快速算法查找表对应元素的方法,用对前向查找表的查表操作代替了AES算法计算密集的轮变换操作.首先,将快速算法的前向查找表存放在片上内存中,并用12条扩展指令分别完成密钥扩展、轮变换和末轮操作,末轮变换所需的S盒采取对前向查找表的掩模得到;然后,对该方案进行优化以消除片上内存的占用,即推导出S盒与前向查找表的逻辑关系,并采取有限元素求逆的方法用逻辑电路实现S盒,增强了系统安全性并降低了功耗;最后,对扩展指令集和协处理器等多种实现方案进行了测试及性能对比.结果表明,相比于经过结构优化的纯软件快速AES算法,文中提出的方案在仅增加223个LE的条件下,达到了2.47倍的加速比.     

一种基于FPGA的AES加解密算法设计与实现

设计了一种用于低端设备、低功耗的AES(advanced encryption standard)加解密硬件模块.混合设计加解密算法,减少了资源占用,使设备在较低的时钟频率下保持较高的性能,在20 MHz时,加解密速度仍可达128 Mbit/s.     

IC卡的优化设计及FPGA仿真

针对数字电路设计中面积和速度相互矛盾的问题,提出了AES算法的一种优化处理方法,将加密和解密共用一个存储器,并以此为基础针对密钥分组为128位的情况,对硬件结构进行了优化处理,使密钥扩展与加/解密模块共用4个替换盒,充分利用了硬件资源,达到较高的速度/面积比,由此设计出了适合IC卡的AES协处理器,并用Xilinx公司的集成开发软件XilinixISE6.0对该设计进行功能仿真、布局布线后仿真验证,结果证明本设计优化设计方案的可行性达到了IC卡对AES协处理器的要求.     

无线传感器网络节点中AES协处理器的设计

针对无线传感器网络的特点,采用加解密复用,子模块复用技术,低成本MixColumn模块的设计,以及操作数隔离,编码优化,动态功耗管理等方法,基于Xilinx公司的Virtex4系列FPGA,完成了用于无线传感器网络节点中的AES-128加解密算法协处理器的优化设计以及FPGA实现。该设计处理速度、面积功耗等都满足常用无线传感器网络节点的要求。