电阻隔离测试技术的硬件电路实现

介绍了低值电阻的隔离测试技术，阐述基本方法及理论．在系统组成的框架上，应用单片机、A／D、D／A模块实现硬件电路的设计．简述了A／D、D／A模块的基本结构和与单片机的接口设计．在D／A模块设计中，采用8位精度DAC2级锁存器实现16位的精度．通过台面试验，基本满足设计的测量要求．     

0．6μm CMOS工艺串行接口电路设计

采用0．6VmCMOS工艺设计了AES加密模块的串行接口单元电路，提高了AES加密芯片的数据吞吐量。基于CMOS互补逻辑的电路结构降低了的功耗，实现了与核心电路的电平匹配。全定制的设计方法优化了电路性能和版图面积，提高了设计可靠性，降低了研究成本。     

低维细胞混沌神经网络的电路实现

通过分析三维细胞混沌神经网络模型的非线性动力学性质．给出了一种简单的混沌电路实现方式。主要提出此电路一种模块化的设计思路，将神经元设计为子电路模块，并用网格式布局了神经元子电路模块之间的连接矩阵，实现了三维混沌系统的模拟。实验结果证明了神经元模块化思路和电路设计结构的正确性。该电路简单实用，且具备很好的扩展性，对混沌神经网络的神经元构造和神经信息处理等都有一定意义。     

嵌入式系统外围接口电路的复杂可编程逻辑器件实现

为简化PCB布板。增强系统功能，提高系统的速度、抗干扰性、可靠性．提出一种用Altera公司CPLD芯片EPM7128S实现MCU外围接口电路的方法．在环境监测仪的MCU外围接口电路中．根据其功能结构与宏单元特点。利用VerilogHDL硬件描述语言和MAXplus-Ⅱ设计工具软件．在单片CPLD上设计了MCU与A／D转换芯片、FlashMemory、LCD及键盘4个模块的接口电路．对各个模块进行了编译、综合和仿真．实验表明．在一片CPLD芯片EPM7128S上。可实现多种接口功能．简化接口硬件连接．提高译码速度，编程方便灵活．     

一种带高效滤波及放大功能的I/O模块的设计与实现

本文描述了应用于工业控制领域的一种I／O模块的设计．详细阐述了模块中的高效滤波及放大电路的设计，和CPLD的逻辑设计，并介绍了该模块的功能和实现方式．     

一种程序设计语言模块系统的研究与实现

GOdel语言是一种新型逻辑程序设计语言。通过对其模块系统进行研究与实现，在实现过程中采用了将用户模块和系统模块分开存放、独立管理的策略，以便使这两部分模块可以被很好地扩充和管理；同时还设计了系统命令．以便及时了解模块运行情况。这样在环境中实现的GOdel语言模块系统不但减轻了GOdel推理机的运行负担，也方便了用户对模块的管理。     

基于FPGA的高速IDEA加密芯片电路结构设计

采用FPGA实现了高速IDEA加密算法。通过分析IDEA加密算法流程和密钥扩展方式,将整个芯片的电路结构划分成功能各不相同子模块,分别设计并予以实现,最后将各个功能模块组合成完整的电路。在设计运算模块时加入了流水线技术,以增加吞吐量,提高速率。最后在FPGA测试并实现。     

HDTV解调芯片中RS解码器的电路优化

针对RS（reed-solomon）解码器在HDTV解调芯片中的应用,从运算子模块的优化开始,直至对整体电路的结构提出几种优化方法,解决了电路规模过大,结构过于复杂的问题.在优化过程中对常数乘法器采用了对相同运算逻辑的复用,使用分时复用对整体电路结构作出的简化,在设计中应用了读写分离的双口SRAM提高了电路速度.优化后的电路符合HDTV解调芯片的性能要求,成功实现了对RS（204,188）的解码纠错,同时缩小了电路规模、减小了复杂程度,降低了成本.     

计算机结构总线界面实现研究

应用Cypress公司的桥接芯片VIC068A，探索了VME(Vesa Module Eurocard，是一种计算机结构总线标准)bus的主模块操作、从模块操作、块传输和中断处理，设计了DSP(Data Sign Process)与VME bus接口界面电路．结果表明，此电路可以很好地实现DSP与Motorola 68K系列处理器的通信，从而解决了DSP与Motorola 68K系列处理器不兼容的问题．     

实时显示的DSP控制逆变弧焊电源设计

设计了DSP控制的数字化逆变弧焊电源.主电路采用IGBT全桥式逆变结构.控制电路以16位数字信号处理器TMS320F240为核心,在DSP最小系统、参数预置与显示模块、电压电流采样模块、保护模块和功率放大模块等作用下对焊接电源实施闭环控制.设计的数字化显示电路,采用数字面板表进行显示.在参数预置时显示参数预置值,在焊接过程中显示焊接电压与电流.设计了专门的切换电路实现两种显示的切换.试验结果表明,电源输出波形稳定,显示过程清晰、可靠.     

一种用于IP包差错控制的RS译码器及其FPGA实现

为了减少RS译码器所占用的现场可编程门阵列(FPGA)资源,研究了RS码的译码算法．提出了使用Actel公司的ProASIC——^PLUS系列芯片实现IP包差错控制系统中RS码的译码方案,采用码型RS(100,81)进行纠错,同时结合大运算量环节,描述了利用改进的BM算法实现译码功能的具体方案,该方案相对于传统的方案更能节约资源．实验表明,该译码器完成了IP包差错控制的要求,译码器输入码流速率可达30Mbit／s,最后介绍了ProASIC——^PLUS系列芯片的基本结构特点及用FPGA实现的关键技术。     

流水线纠错纠删RS译码器的设计和实现

在传统纠错RS译码器设计的基础上 ,采用分解的无逆B M (iBM )算法和三级流水线的电路结构 ,实现流水线纠错纠删RS译码器的设计 .该设计的特点是 :控制时序简单 ;电路实现简洁 ;纠错能力强 ,可纠错和纠删 ;译码速度高 ,数据吞吐率达到 1byte/时钟 ;采用VerilogHDL实现 ,可重复利用 .该设计应用于DVD数据纠错的实现中 ,达到系统的性能要求 .     

基于ME算法的RS译码器的原理和FPGA实现

RS（Reed—Solomon）码是具有很强纠错能力的线性分组码,广泛应用于各种通信和存储系统中。文中设计的译码器采用修正的欧几里德算法（MEA）,并在实现中采用公共项提取算法有效地优化了乘法器,以迭代、复用等方法降低了RS码译码硬件实现的复杂度。并用Verilog-HDL语言实现了RS（255,239）码的译码器各个模块的功能。     

时域Reed-Solomon译码器及其在FPGA上的实现

基于Blahut提出的RS(Reed Solomon)码时域译码算法 ,提出了一种时域RS译码器 ,详细讨论了FPGA(现场可编程门阵列 )实现该译码器的过程 ,并以六进制RS( 63 ,4 7)码为例对用FPGA实现的RS译码器性能进行了分析 ,该译码器输入码流速率可达 6Mbit s,占用的FPGA (SpartanⅡ系列 )的资源不到相应频域译码器的一半。     

基于Windows98的电阻温度特性测试系统

目前P4CPU主板成为主流，P4主板上已不再有EISA接口槽，原来基于EISA槽的接口卡已不能使用。为此设计了基于并行打印接口的外围控制电路，首先由程序控制编码器编码，然后由专用解码芯片解码，从而实现通道转换。计算机通过标准RS－232串行接口同智能万用表和智能数字温控表通信，组成热敏电阻阻温特性曲线测试系统，由智能温控表进行控温，由智能万用表进行数据采集。程序由VISUALC 6.0语言编写，数据处理程序可供新老用户使用。     

一种基于LCC算法的新型RS码译码器

相比于传统的硬判决译码算法,RS码软判决译码算法能够获得更大的编码增益,但硬件实现较为复杂. 针对这一问题,本文在LCC软判决译码算法的基础上提出了一种改进型校验子算法,可在不影响译码性能的前提下大幅降低硬件复杂度. 仿真结果表明,本文设计的RS(255, 239)码η=3译码器,在BPSK调制下通过AWGN信道,相比于现有基于校验子的RS码译码器结构,硬件资源消耗减少20%. 采用SMIC 0.18 μm CMOS工艺实现,芯片面积仅为0.81 mm2.      

电子技术在起倒靶电控系统中的应用研究

主要介绍了电子技术理论中的基本RS触发器和74LS138译码器在起倒靶电控系统中获得的成功应用.为提高部队训练的科技手段和科技水平及科技强军作出了贡献.     

一种RS(15,9)译码器的FPGA实现

提出一种基于新的域内乘法器的RS(15,9)译码器FPGA解决方案,通过设计合理的流水线和模块化结构,使得此译码器具有实时处理的能力。根据域内乘法的特点,导出域内乘法器的等效按比特与异或逻辑运算形式。FPGA内部有大量的逻辑资源,利用这些逻辑实现的域内乘法器可以工作在更高的频率。将域内除法分解为乘法和求逆两部分,其中求逆运算采用查表法,充分利用FPGA内部SLICE的寄存器资源。仿真表明此译码器可以应用于对处理速度要求苛刻的场合,并且具有实时译码的能力。     

一种新的信源信道联合迭代解码

提出了一种新的联合迭代解变长码(VLC)和低密度校验码(LDPC)的解码器.该系统主要由两个软输入和软输出(SISO)的模块组成,能利用VLC码字结构和马尔可夫信源之间的相关性来纠正误码.由于联合解码算法降低了误码率,使得LDPC的迭代次数大大减少,补偿了联合解码过程中所需要的联合信源信道变长码解码器(JVLD)的计算时间.仿真结果表明,联合迭代解码算法明显优于传统的分离解码器.