Hardware Routing Lookup with SDRAMT

The authors present a routing lookup architecture, SDIR(SDRAM based Direct Index Routing). With pipeline and interleaving access technique, SDIR can provide scalable lookup speed from 16.7 MPPS(megapacket per second) to 133 MPPS with SDRAM running at 133MHz frequency.     

嵌入式SOC中8237的优化

描述了提高嵌入式SOC中的8237性能的一种有效方法。Intel 8237作为一种高性能的可编程的DMA控制器,经常被用于嵌入武系统中。它能有效地提高数据传输效率,减轻MPU的负担,但在控制存储器到存储器数据传输时需要8个DMA时钟周期,相对现在的存储器来说,时间太长、效率太低。针对这一点,提出了一种对8237结构和时序的改进方法,使存储器区域内数据传送性能提高了一倍。     

RBC: A Memory Architecture for Improved Performance and Energy Efficiency

DRAM-based memory suffers from increasing row buffer conflicts, which causes significant performance degradation and power consumption. As memory capacity increases, the overheads of the row buffer conflict are increasingly worse as increasing bitline length, which results in high row activation and precharge latencies. In this work, we propose a practical approach called Row Buffer Cache(RBC) to mitigate row buffer conflict overheads efficiently. At the core of our proposed RBC architecture, the rows with good spatial locality are cached and protected,which are exempted from being interrupted by the accesses for rows with poor locality. Such an RBC architecture significantly reduces the overheads of performance and energy caused by row activation and precharge, and thus improves overall system performance and energy efficiency. We evaluate RBC architecture using SPEC CPU2006 on a DDR4 memory compared to a commodity baseline memory system. Results show that RBC improves the overall performance by up to 2:24(16:1% on average) and reduces the memory energy by up to 68:2%(23:6% on average) for single-core simulations. For multi-core simulations, RBC increases the overall performance by up to1:55(17% on average) and reduces memory energy consumption by up to 35:4%(21:3% on average).     

实时视频SDRAM控制器的FPGA设计与实现

描述了一种1024×768高分辨率实时视频图像数据处理的方法。由于高分辨率的视频流数据量大,又要进行实时显示,对于这样大的数据量必定要求大容量存储器来进行缓存; SDRAM存储量大,价格低廉,非常适于本系统。分析了设计中所用的SDRAM性能、特点,给出了SDRAM初始化方式及其相应的模式设置值,并根据本设计的实际情况对SDRAM状态机进行了简化,给出了一种相对容易实现的SDRAM状态机。为了实现快速实时的视频传输数据,使用了两片SDRAM进行读写切换,以写满写SDRAM为切换的标志,这样保证图像数据实时显示。并在相应的硬件电路上做了彩条实验,证明控制器操作的可行性。     

实时视频SDRAM控制器的FPGA设计与实现

描述了一种1024×768高分辨率实时视频图像数据处理的方法。由于高分辨率的视频流数据量大,又要进行实时显示,对于这样大的数据量必定要求大容量存储器来进行缓存;SDRAM存储量大,价格低廉,非常适于本系统。分析了设计中所用的SDRAM性能、特点,给出了SDRAM初始化方式及其相应的模式设置值,并根据本设计的实际情况对SDRAM状态机进行了简化,给出了一种相对容易实现的SDRAM状态机。为了实现快速实时的视频传输数据,使用了两片SDRAM进行读写切换,以写满写SDRAM为切换的标志,这样保证图像数据实时显示。并在相应的硬件电路上做了彩条实验,证明控制器操作的可行性。     

降低OFDM系统峰均功率比的时频联合块交织方法

由于传统块交织方法是对单个正交频分复用(orthogonal frequency division multiplex, OFDM)信号进行块交织,所产生的候选信号间存在很大的相关性,在一定程度上影响了系统峰均功率比(peak-to-average power ratio, PAPR)性能的改善。针对传统块交织方法的这一局限性,提出了降低OFDM系统PAPR的时频联合块交织方法及其次优化方法。该方法将块交织扩展到一个时间片内的多个OFDM信号之间,增加了产生候选信号的自由度,降低了候选信号间的相关性。仿真结果表明,与传统块交织方法相比,在计算复杂度相同的情况下,所提出的时频联合块交织方法可以获得更优的PAPR性能。     

一种面向写穿透Cache的写合并设计及验证

为了利用片上缓冲技术来提高处理器应用性能,提出一种面向写穿透Cache的写合并设计方法.使用同步动态随机存储器(SDRAM)的单个写方式和片上写缓冲器,对SDRAM一行内的局部数据采用写合并策略,由此提高了外部存储的访问效率,同时给出了连续和单个Cache读写的缓存与内存的数据一致性策略.在寄存器传输语言(RTL)仿真环境下使用mp3解码对Leon2处理器进行数据测试,结果表明:在缓冲区优化为3行8列的参数下,SDRAM每次行开启平均进行7.8个字的写入操作,外存的读写效率由12%提高到19%;在TSMC0.18μm工艺下,综合后面积为0.263mm2,流片后工作主频为100MHz.     

SDRAM内存条控制器的设计与实现

SDRAM内存条具有速度高、容量大、接口标准、扩展方便等优点,但是它在计算机内部有专门的控制器CPU控制其工作,为了能在计算机以外的其它工程场合加以应用,就必须设计一个SDRAM内存条控制器。文中提出了层次式的设计方法,并用该方法设计了一种基于CPLD的SDRAM内存条控制器,从而解决了内存条的工程应用问题。     

基于FPGA的全景图像处理系统SDRAM控制器设计与实现

在对高分辨率折反射全景图像的快速采集处理中,同步动态随机存储器（SDRAM）作为重要的数据缓存器件,对于其正确的控制关系到整个系统能否正常工作.在分析了SDRAM各项参数及其工作原理的基础上,设计了基于FPGA的双SDRAM控制器,在乒乓缓存模式下轮流采集图像,完成了分辨率2048 dpi×2048 dpi、每秒15帧的CameraLink接口的全景图像的实时采集、缓存解算,以及以1024 dpi×768 dpi的分辨率进行实时显示.     

SDRAM控制器设计及信号测试

分析了同步动态随机存储器的特点和控制原理，实现了一种基于现场可编程门阵列的SDRAM控制器的设计方案，给出了一种利用嵌入式逻辑分析仪SignalTapⅡ分析测试SDRAM信号的方法。     

VISA系统设计及性能分析

利用虚拟接口网络通信协议,设计了基于块级元数据管理、具有高性能的存储区域网VISA(virtual interface storage architecture).它利用开放式的数据块动态映射算法实现了物理设备与逻辑设备地址之间的映射,增加了系统的灵活性,同时合理地分配存储资源,改善了系统的I/O性能.利用Matlab对采集到的视频数据Trace进行了传统RAID0算法与动态映射算法之间的性能分析比较.结果表明,采用动态算法使得系统的平均响应时间减少了8%～10%.     

交织多址接入系统定点Logistic交织序列生成算法

交织多址接入(interleave division multiple access, IDMA)技术作为典型的非正交多址接入技术,受到学术界和产业界的广泛关注。为降低IDMA系统多用户检测过程存储空间和计算复杂度,采用双极性化的定点Logistic序列与待(解)交织序列对应相乘方式完成(解)交织;同时,为降低任意量化比特长度的定点Logistic序列生成过程时延,采用现场可编程逻辑门阵列进行生成。利用Logistic系统李雅普诺夫指数,确定处于混沌状态的定点Logistic序列量化比特长度;基于平衡度和互相关门限,确定定点Logistic序列开始位置和初值;采用查表法构建非对称基本乘法器,并采用移位相加法计算总乘法器。仿真结果表明,所提算法可以充分利用Logistic序列混沌、平衡度、相关等特性,具有较好的误码率性能。     

DVB-T调制器单频网同步系统的设计与实现

通过分析地面数字电视广播单频网调制器的同步工作原理,介绍了如何利用SDRAM实现单频网调制器的延时同步功能,并重点论述了SDRAM控制器的设计.该设计基于FPGA,采用Verilog HDL硬件描述语言进行编程实现,具有较好的通用性,可适用于其它需要大容量缓存的应用场合.     

基于训练方式的存储器时钟信号的自适应同步

存储器是现代电子系统的核心器件之一, 常用于满足不同层次的数据交换与存储需求. 然而频率提高、时钟抖动、相位漂移以及不合理的布局布线等因素, 都可能导致CPU对存储器访问稳定性的下降. 针对同步动态随机读写存储器(synchronous dynamic random access memory, SDRAM)接口的时钟信号提出了一种自适应同步的训练方法, 即利用可控延迟链使时钟相位按照训练模式偏移到最优相位, 从而保证了存储器访问的稳定性. 在芯片内部硬件上提供了一个可通过CPU控制的延迟电路, 用来调整SDRAM时钟信号的相位. 在系统软件上设计了训练程序, 并通过与延迟电路的配合来达到自适应同步的目的：当CPU访问存储器连续多次发生错误时, 系统抛出异常并自动进入训练模式. 该模式令CPU在SDRAM中写入测试数据并读回, 比对二者是否一致. 根据测试数据比对结果, 按训练模式调整延迟电路的延迟时间. 经过若干次迭代, 得到能正确访问存储器的延迟时间范围, 即“有效数据采样窗口”,取其中值即为SDRAM最优时钟相位偏移. 完成训练后对系统复位, 并采用新的时钟相位去访问存储器, 从而保证读写的稳定性. 仿真实验结果表明, 本方法能迅速而准确地捕捉到有效数据采样窗口的两个端点位置, 并以此计算出最佳的延迟单元数量, 从而实现提高访问外部SDRAM存储器稳定性的目的.     

复用存储控制接口的高性能SoC测试结构

为缩短SoC的测试时间并减少测试硬件开销,提出一种高性能SoC测试结构. 通过重用存储控制逻辑作为测试接口,可以消除传统双向测试总线寄生的时间间隙,同时建立的流水化测试时序,避免了测试通道中引入的关键路径;针对功能和结构双重测试需求,复用片上总线系统作为测试访问机制结构并对其进行无损式改造,减少了测试访问的等待时长;同时构建的一种不依赖于目标核的测试环,维持了测试通道与扫描链之间的带宽平衡. 实验结果表明,引入的测试结构使得测试时间缩短68%,面积开销下降36.1%,同时有效降低了对原始芯片性能的影响.      

数字信号处理器代码生成的地址分配自适应遗传算法

为了高质量地生成对数字信号处理器自增/减间接寻址模式的目标代码,提出了地址分配自适应遗传算法.该算法的核心思想为:对地址分配方案进行二进制编码,适应度函数通过地址寄存器变化轨迹的非邻接标记之和的倒数来计算,再通过自适应策略对适应度高的个体以较低概率进行顺序交叉和交换变异操作,使良好基因得以保护进入下一代,并对适应度低的个体赋予较高概率,使较差基因被淘汰掉,从而能实现逃离局部最优并能快速收敛.通过对大量随机变量访问序列进行仿真试验,结果表明该算法运行效率较高,地址计算指令代价比Liao的算法和Leupers的算法分别减少11%和8%.     

不稳定时滞过程的二自由度PID控制

针对一类不稳定时滞过程，采用双环控制结构，首先使广义对象稳定，然后按内模控制原理设计了一种二自由度PID控制器．所设计的控制器具有两个可调参数，且被调参数与系统性能直接相关，可使系统同时具有良好的目标值跟踪特性和干扰抑制特性．仿真结果证明了它的有效性.     

基于FPGA与SDRAM的高效LCD控制器设计

为满足出租车拼车系统对LCD(Liquid Crystal Display)液晶显示屏的高分辨率和高刷新率的要求, 提出一种在FPGA（Field-ProgrammableGate Array）中集成高效率LCD控制器的设计方案, 给出了该控制器的基本结构与实现功能。设计中采用自定义图形处理命令, 使用高速SDRAM (Synchronous Dynamic Random Access Memory)作为显存, 以提升像素填充率、 DMA(Direct Memory Access)操作方式和硬件多缓冲帧同步切换方法提高控制器工作速度与工作效率。研究结果表明, 该LCD控制器能实现图片的循环刷新功能, 输出图像不失真, 刷新率达到60帧/s以上, 理论像素填充率达到8.8千万像素/s。同时, 提高了系统的灵活性, 并在拼车系统中获得良好的效果。     

基于SDRAM的8051单片机控制研究

动态随机存取内存(DRAM)以芯片内部各个独立的电容来存储每个数据。SDRAM是DRAM的改良类型,它加速了数据的存取速度。设计结合SDRAM与单片机作为主控制硬件,并对传输/接收模块加以应用,以4×20液晶显示组件作为数据输出设备。设计应用于日常生活的闹铃,配合软硬件的运用,使其时间同步,并给出了软件设计思想,探讨了其在工程实践中的应用价值。     

基于Bank地址的IABA冲突分析及优化

为了降低物联网应用中用于关键事务控制的硬实时任务的最坏情况响应时间(WCRT),提出了一个基于任务地址分布的bank冲突优化框架.该框架从以下两个方面改善硬实时任务的WCRT:借助任务访问缓存地址因素约束bank冲突条件,并借此收敛任务的最差情况执行时间(WCET);基于任务访问缓存的地址分布特征优化地址映射降低冲突延迟时间.实验结果表明,所提方法分别可提升平均18.15%的冲突延迟估值以及减少大约20%的冲突延迟时间.