一种在全数字锁相环中进行振荡器增益估计的新算法

提出一种在全数字锁相环中对数控振荡器进行增益估计的新算法。此算法充分利用全数字锁相环内部的数字信息, 通过计算相位误差、频率误差和振荡器的频率控制字的变化,对数控振荡器的增益进行实时估计, 使全数字锁相环对外界环境变化的免疫程度更高。此算法适用于所有采用基于累加器结构的全数字锁相环, 而且可以在应用最广泛的二阶Ⅱ型锁相环中准确地工作。     

应用于全数字锁相环的3.44～5.25GHz,FOM值为182dBc/Hz的低功耗数控振荡器设计

设计了一个应用于全数字锁相环的宽带电感电容数控振荡器(DCO).通过设计粗调谐电容阵列、中等调谐电容阵列和精细调谐电容阵列,实现了宽的调谐范围.采用NMOS和PMOS互补型交叉耦合电路,实现了低功耗、高优值(FOM)的振荡器.设计采用TSMC 0.13μm CMOS工艺,电源电压为1.2V.测试结果表明,DCO的调谐范围达到3.44～5.25GHz,调谐百分比为41.7%.在4.06GHz频率处,振荡器电路在1MHz频偏处的相位噪声为-117.6 dBc/Hz.在调谐范围内,设计的DCO电路在1 MHz频偏处的FOM值为182～185.5dBc/Hz.功耗为1.44～3.6mW.     

频率分辨率改进型数控振荡器的设计

设计了一个应用于四频带全球移动通信系统(GSM)收发机的频率分辨率改进型数控振荡器.提出了一种新型串联开关变容管模型并进行理论分析,将其应用在振荡器的精确调谐电容阵列中,验证了其对频率分辨率增强的性能.设计采用90 nm互补金属氧化物半导体工艺,当谐振在3.1 GHz时,数字加抖前的频率分辨率达到1.6 kHz,距中心频率20 MHz处的相位噪声为-152 dBc/Hz,功耗8.16 mW.仿真表明,该频率分辨率改进型数控振荡器满足四频带GSM收发机的要求,适于应用在全数字锁相环中.     

嵌入式数字锁相环的设计实现

以应急光通信系统为工程背景，设计一种基于FPGA技术的嵌入式数字锁相环．在论述数字锁相环的工作原理和功能的基础上，详细地给出了数字锁相环中数控振荡器的设计，并给出MAX＋PLUSⅡ环境下的验证结果．该锁相环采用FPGA作为核心器件，在片内实现了大多数逻辑，极大地减少了分立元件的使用，系统性能运行良好．     

新型CMOS数控振荡器

提出了一种新型ＣＭＯＳ数控振荡器的设计．该振荡器由一个结构简单的电流控制振荡器和一组可数控的电流源电路构成,电路结构简单,非常适合作为ＡＳＩＣ单元电路使用,既可单独作为数控振荡器使用,也可用作为数字锁相环中的一个部件．计算机电路模拟结果表明,新型ＣＭＯＳ数控振荡器具有较高的自激振荡频率、较宽的频率变化范围及较高的频率控制精度等特性,在计算机接口电路中有着良好的应用前景．     

一种应用于全数字锁相环的时间数字转换器设计

设计了一个应用于全数字锁相环的时间数字转换器(TDC).该时间数字转换器具有两种工作模式——粗量化和细量化.为了提高细量化模式的测量范围,TDC采用1-bit decision-select结构和游标门控环形振荡器(Vernier GRO)构成其两级量化单元.通过在Vernier GRO中使用一种新型结构的比较器,消除了用SR触发器做比较器时对测量范围的制约,也提高了GRO设计的灵活性.在TSMC 0.13μm工艺,1.2 V电源电压和40MHz采样速率下,仿真结果表明本设计的TDC在粗量化模式下具有不小于25ns的测量范围,在细量化模式下有效分辨率和测量范围分别为30ps,1.8ns.     

用有限状态机设计数控振荡器

用VHDL有限状态机设计了一种用于数字锁相环的数控振荡器,详细分析了解决相位调整和消除“毛刺”的方法,对设计实现过程中应注意的相关问题也作了具体讨论;测试和实际应用表明其性能稳定可靠。     

一种基于FPGA的曼彻斯特编译码电路设计

运用VHDL硬件描述语言以及Max-plus软件平台,采用超前滞后型全数字锁相环提取位同步时钟的方法,设计了一种基于全数字锁相环的曼彻斯特编译码电路,给出了详细的设计过程和波形仿真,并在GW48-CK实验平台上进行了下载验证.     

全数字锁相环中宽带数控振荡器设计

在TSMC 65nm工艺下设计了一个调谐范围为3～5GHz、用于全数字锁相环的宽带数控LC振荡器.该振荡器的电容阵列分成粗调、中调和细调三个阵列,其中粗调为MIM开关电容,中调和细调采用数控人造介质(DiCAD)实现.测试结果表明:当中心频率为3GHz和5GHz时,频偏1MHz处相位噪声分别为-123dBc/Hz和-116dBc/Hz,功耗分别为12mA和5mA.     

时钟频率校正关键技术研究

设计了一种全数字时钟频率校正电路,其子电路结构包括相位检测器、低通滤波器和数控振荡器.详细说明了频率校正算法.仿真结果表明,该时钟频率校正电路具有精度高、可移植性好、抗干扰能力强的特点.