可综合的Verilog HDL语法现象与硬件实现的对应

讨论了可综合的Ｖｅｒｉｌｏｇ ＨＤＬ（Ｈｅｒｉｌｏｇ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）中的数据类型、运算符、表达式、ＣＡＳＥ、ＩＦ－ＥＬＳＥ等语法现象到硬件逻辑功能部件实现时的映射关系。介绍了一种由Ａｌｗａｙｓ＠（ｃｌｏｃｋ ｅｖｅｎｔ）块和块内的ＣＡＳＥ、ＩＦ－ＥＬＳＥ等语句所组成的描述同步时序电路的程序结构到用硬件实现时的一种模型。     

实现VHDL与Verilog HDL混合编程的一种方法

介绍了一种在Maxplus Ⅱ下实现Verilog HDL语言和VHDL语言混合编程的方法，并进行了比较．以CRC电路为例进行了介绍．在混合编程的指导思想下，可以实现Verilog HDL和VHDL编写的模块．     

Verilog HDL语言RTL级描述的可综合性

所谓逻辑综合就是将较高抽象层次的描述自动转换到较低层次描述的一种方法。由于Ｖｅｒｉｌｏｇ ＨＤＬ（Ｖｅｒｉｌｏｇ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）本身的特点，许多面向仿真的语句虽符合语法规则却是不能综合的，这在设计中必须加以避免。同时讨论了如何写出Ｖｅｒｉｌｏｇ ＨＤＬ可综合风格的ＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）级语言描述的程序。     

SystemC到HDL的研究探讨

如今,用SystemC进行硬件设计和建模已成为一种趋势。但是,VHDL和Verilog是被公认的业界标准,因此,有时就不可避免要将SystemC转换成VHDL或Verilog。本文介绍了几种比较典型的免费翻译工具,简要阐述了各自的特性并作了一个比较。如果进行较大的设计研究,选择SystemCrafter SC和Agility Compiler比较理想。     

基于SystemC的SoC系统级设计方法

随着嵌入式系统的发展,片上系统（SoC）设计已经成为集成电路设计的发展方向。SoC设计的复杂性对集成电路设计的各个层次,特别是对系统级芯片设计层次带来了新挑战。SystemC是一种完全基于C＋＋的系统级建模语言,它同时支持RTL级、行为级和系统级描述。本文介绍了SystemC的特点和系统设计环境,有利于进行SoC系统级设计,并阐述了一种基于SystemC的系统级设计方法。     

RTL组合电路描述的Verilog HDL编译器的设计

设计了一个针对ISCAS85／89Benchmark,用于RTL组合电路VerilogHDL描述的编译器,这个编译器可以作为RTL电路测试研究的辅助工具,在对VerilogHDL和RTL描述的特点进行分析的基础上,阐述了该编译器解析VerilogHDL描述、创建功能模块类库和RTL描述转化为无层次分块的门级描述的基本原理,提出了主要问题的解决策略。     

基于Verilog HDL语言描述的卷积码编码器的设计

卷积码作为一种性能优良的差错控制编码,在通信系统中有着广泛的应用。本文在介绍卷积码原理和描述方式的基础上,以1/2卷积码为例重点详细阐述了基于Verilog HDL的卷积码的编器的设计。     

基于SystemC的嵌入式系统规约建模

探讨了一种基于SystemC的嵌入式系统规约建模方法.本文在介绍嵌入式系统常用规约方法的基础上,提出了基于SystemC的规约方法.接着分析了SystemC在嵌入式规约时利用的一些关键技术,最后分析了SystemC的分层模型描述.     

基于SystemC的嵌入式系统软硬件协同设计

本文针对嵌入式系统软硬件协同设计技术进行了深入的探讨,并提出一种基于SystemC语言的嵌入式系统软硬件协同设计方法和模型。该模型比典型的软硬件协同设计方法更灵活,可以提高开发效率,降低开发成本,并能有效地保证系统开发的质量。     

一类二叉树型分层模糊系统的等效性条件

为了进一步证明分层模糊系统在很好地解决了多变量模糊系统的规则数随输入变量个数指数增长的问题的同时,是否能够解决系统的参数个数随输入变量指数式的增长,推导一类二叉树型分层模糊系统和一类典型多输入单输出(MISO)模糊系统的输入输出表达式,证明了两者的等效性条件。得出结论:此类二叉树型分层模糊系统要达到典型MISO模糊系统同样的逼近精度,其参数个数至少要与典型模糊系统一样多。这一特例对分层模糊系统是否能从根本上解决MISO模糊系统的"维数灾"问题提出了置疑。     

用Verilog HDL开发生物芯片的探讨

为了降低生物芯片的制作成本，使其能批量生产，可采用一种优秀的硬件描述语言Verilong HDL进行开发．用Verilog HDL开发生物芯片，根据自身的设计思路形式化抽象表示电路的结构和行为能提高电路设计效率、缩短芯片制作周期、降低芯片的制作成本，并为大规模批量生产提供有利的条件，因此用Verilog HDL开发生物芯片具有良好的发展前景．     

基于Verilog HDL的简易数字频率计设计

利用“自顶向下”的设计方法,采用VerilogHDL硬件描述语言和原理图描述相结合的方式,设计了简易数字频率计系统,并在Quartus11软件环境下对设计项目进行了编译和时序仿真。仿真结果表明,该设计能根据输入信号频率进行量程自转换调整。给出了测量结果并在实验板上4位七段数码管上进行正确显示．     

EDA技术中的硬件描述语言——Verilog HDL

电子设计自动化 (EDA)的关键技术之一是要求采用形式化方法来描述数字系统的硬件电路 ,VerilogHDL是目前功能最强大的EDA硬件描述语言之一 ,本文在介绍VerilogHDL语法结构的基础上 ,结合电路实例进一步阐述VerilogHDL易学、简洁、灵活、高效的编程风格     

基于Verilog HDL的DDR2 SDRAM控制器设计

文章对适用DDR2 SDRAM控制器的结构、接口和时序进行了深入研究与分析,总结出一些控制器的关键技术特性,然后采用了自顶向下(TOP-DOWN)的设计方法,用Verilog硬件描述语言实现控制器,随后在Modelsi m6.1上通过软件功能仿真,用Synopsys公司的DC进行综合,通过Altera公司的FPGA进行硬件验证,结果表明控制器能完全胜任对DDR2 SDRAM的控制。     

基于Verilog HDL的DDS相位累加器的一种优化设计

通过对基于VerilogHDL的DDS相位累加器的传统设计方法的对比分析,提出了应用流水线技术加法器与寄存器结合在一起进行相位累加器设计的方案,该方案既具有提高速度又具有节约资源的优点,并且以一个八位相位累加器为例,给出了实验仿真结果。