采用Karatsuba算法在FPGA上实现双精度浮点乘法

双精度浮点运算广泛应用于数值计算和信号处理中,在IEEE754标准中实现两个双精度浮点乘法需要一个53 bit×53 bit的尾数乘法器,这样的一个乘法器若采用FPGA实现需要大量的硬件资源。将Karatsuba算法应用于浮点运算器中,采用FPGA实现了一个浮点乘法器,与传统方法相比该乘法器占用硬件资源较少。     

Radix-16 Booth流水线乘法器的设计

设计了一种新颖的32×32位高速流水线乘法器结构.该结构所采用的新型Radix-16 Booth算法吸取了冗余Booth编码与改进Booth编码的优点,能简单、快速地产生复杂倍数.设计完成的乘法器只产生9个部分积,有效降低了部分积压缩阵列的规模与延时.通过对5级流水线关键路径中压缩阵列和64位超前进位(CLA)加法器的优化设计,减少了乘法器的延时和面积.经现场可编程逻辑器件仿真验证表明,与采用Radix-8 Booth算法的乘法器相比,该乘法器速度提高了11%,硬件资源减少了3%.     

基于异步NoC机制的Booth乘法器设计

随着信息化社会的深入发展,数字集成电路技术运用得越来越广泛.乘法器是数字电路系统最重要的算术运算单元之一,影响了整个电路系统的工作效率.实际设计通常采用Booth结构作为数字乘法器实现框架,决定此类乘法器运算效率的最为关键的两个方面是:部分积产生和部分积合并.提出了一种从结构上采用独立路由寻址的机制来实现部分积的产生,设计方法上采用异步微流水线,控制机制上采取数据通路的方法,来设计基于异步NoC(Network On Chip)机制的Booth乘法器设计.最后,通过FPGA开发板进行了仿真和实现,并与传统的Booth乘法器性能做了对比分析.     

32位并行浮点乘法器设计

讨论了32位浮点乘法器的设计,算法采取了二阶Booth算法;部分积产生阵列采用了由反极性CSA加法器组成的IA与wallace树折衷方法;最后给出了设计结果与验证.     

32位并行浮点乘法器设计

本文讨论了32位浮点乘法器的设计,算法采取了二阶Booth算法;部分积产生阵列采用了由反极性CSA加法器组成的IA与wallace树折衷方法;最后并给出了设计结果与验证。     

浮点数字信号处理器Data-RAM的RTL模型设计

提出了一种双精度浮点数字信号处理器Data-RAM的RTL模型设计方法.分析了Data-RAM的结构和访问机制,采用自顶向下的方法和VHDL语言,实现了Data-RAM 的RTL模型设计并验证了其功能的正确性.该模型支持3地址独立进行数据存取,支持字节、半字、字的读写访问和双字的读访问.在访问地址不冲突的前提下,最大可以在同一时钟周期进行2次64 bit的读操作和1次32 bit读写操作.Data-RAM的RTL模型设计为门级和物理级的性能设计提供了参考.     

RSA加密中基于二次Booth编码的Montgomery乘法器

研究可用于Montgomery算法的基于二次编码的不同阶的Booth大数乘法器的性能和面积。 通过SMIC 0.13μm工艺实现的阶64, 128和256的128 bit和256 bit的Booth大数乘法器, 分别在160 MHz和125 MHz的频率下实现模乘运算。 实验结果表明, 阶64, 128和256的Booth乘法器在速度上性能一致, 但随着阶的增加, 由于预计算和产生部分积的复杂度上升, 乘法器的面积将增加。     

固定位宽乘法器的量化误差补偿方法及电路实现

为了减小乘法器量化噪声对认知无线电信道检测性能的影响并节省芯片面积,提出一种高精度的固定位宽基-4Booth(FBB-4B)乘法器结构.该乘法器的截断部分被分为保留、自适应补偿和常数补偿3部分.常数补偿部分的量化误差补偿值合并到自适应补偿部分,根据自适应补偿部分进位状态的编码产生自适应量化误差补偿值,并设计了补偿进位生成电路.相较于截断部分全部采用自适应补偿的乘法器,FBB-4B乘法器的自适应补偿部分所包含的部分积位数较少,使得自适应补偿部分的量化误差减小,从而提高了该乘法器的精度.仿真实验表明,FBB-4B乘法器的精度比其他同类乘法器的精度提高了约13%,比理想基-4Booth乘法器的面积减少了30%左右.     

一种应用于嵌入式FPGA卷积神经网络加速器的串行乘法器设计

为满足神经网络中多种位宽数据计算的动态需求,从而提升硬件资源的能效,提出一种位串行乘法器设计—以1 bit的计算逻辑为核心,将多位数据的并行乘操作转化为每个周期进行1位数据乘操作的串行计算方式.为进一步提升硬件资源的利用率,在此基础上提出多通道位串行乘法器阵列同时进行多个数据的并行计算.实验结果显示,在最大支持位宽为8 bit的条件下,单通道位串行乘法器的LUT资源使用量是并行乘法器的41%,LUT资源有效利用率是并行乘法器的1.32倍;当通道数为8时,多通道位串行乘法器阵列的LUT资源使用量是多通道并行乘法器阵列的29%.该结构实现了硬件资源和性能之间的平衡——提高硬件资源的利用率从而提升计算效能.     

基于VHDL语言的浮点乘法器的硬件实现

本文提出了一种基于VHDL语言的浮点乘法器的硬件实现方法，就是用VHDL语言描述设计文件，用FPGA实现浮点乘法，并在Maxplus2上进行了模拟仿真，得到了很好的结果。该浮点乘法可以实现任意位的乘法运算。     

一种新的Booth乘法器设计方法

文章在分析了数字电路实现乘法运算的基本原理及部分积优化原理的基础上,提出了一种具有动态加速浮点乘法运算功能的变基Booth算法,该算法可以在不增加加法器负担的条件下收到较好的加速效果。在一个普通的2输入加法器的支持下,平均加速效果至少好于8基Booth,而面积和速度都优于前者。同目前集中于乘法器中阵列结构的优化方法相比,该文为乘法器优化设计提出了一种新的研究方向。     

O-OFDM系统中基于采样点位置分组优化的PTS算法

针对光正交频分复用(OFDM)系统峰均功率比(PAPR)过高的问题,提出了基于采样点位置分组优化的部分传输序列(SG-PTS)算法.将采样位置按交织分割的方式进行分组,分别对不同位置上的数据单独优化,削弱了不同位置的备选采样点数据使用相同的相位因子序列的限制,有效改善了光正交频分复用系统的峰均功率比性能.仿真结果表明,所提出的算法相比于传统部分传输序列算法,在计算复杂度和误码率性能基本相同的情况下,峰均功率比性能随着采样点位置分组数的增加而改善明显.当子载波数N=256,相位因子数W=2,子块数M=4和M=8,采样点位置分为2组时,峰均功率比性能分别提升0.1dB和0.2dB左右;采样点位置分为4组时,峰均功率比性能可分别改善0.4dB和0.7dB左右.     

WHT图象压缩及增强

本文提出一种Walsh-Hadamard变换(以下简写为WHT)图象压缩方法.该方法将正交变换后的系数矩阵按活性指数分为三类,然后进行自适应门限压缩、比特分配与量化.文中分析了设计原理并给出了实验结果.为了改善低码率下编码图象的质量,文中还提出一种双门限邻域平均算法.使0.5bit/pel编码图象的峰峰信噪比提高约3.6dB.     

一种新的基于CRC的文本内容认证方法

提出了一种基于CRC的文本脆弱水印算法.利用CRC差错检测方法,该算法将要保护的文本按m个文字一个级联分成若干个级联,将每个级联与密钥合成后的位串除以设定的生成多项式,再把6位的余式位串分成三组,作为水印信息嵌入到级联的最后一个文字的RGB的三个分量.提取水印时,将该级联的余式位串求出.如果与提取的水印相同,则认为此级联没有纂改,否则有纂改.该方法检测到纂改的概率为1-1/26m,并且至少能将纂改定位于级联内.     

环形分区物镜的双光子光存储记录模式的数值模拟

为了提高传统的单光束双光子逐点记录模式的层间分辨力，提出一种基于单个环状分区透镜的双光束双光子记录方案；采用计算机数值仿真的实验手段对方案中双光子记录的轴向分布强度进行计算分析．仿真结果表明：通过适当调节两记录光束的功率比例及环形分区透镜的内外环分割比例，可以取得最佳的轴向记录分布。     

一种抗JPEG压缩和掩密分析的空间域图像信息隐藏算法

如何有效对抗掩密分析是信息隐藏研究的一个重要方向。提出了一种抗JPEG压缩和掩密分析的空间域图像信息隐藏算法：首先对载体图像和秘密图像分别置乱,然后对载体图像分块,在每块子图像中重复嵌入1bit信息;提取秘密信息时,先对含密图像置乱恢复和分块,然后在每块子图像中按照多数优先的原则提取1bit信息。实验表明,该算法不仅对...     

小波包基多载波系统无线分级图像的传输

研究了一种基于小波包变换的多载波系统无线分级图像传输的新方法．该方法信源采用基于小波变换的SPIHT编码，信道部分采用小波包基多载波调制，并将SPIHT输出码流分成重要性不同的若干层，然后引入一种联合信源信道的自适应子载波、比特和功率的分配算法，实现对不同SPIHT层的不等错误保护，在总发送功率一定并满足各层QoS要求的条件下，使各层的比特速率达到最大．在上述方法中．对重要层加以高级别的信道保护，得到了更好的传输效果．仿真结果表明：在低信噪比下，系统采用上述自适应算法比不采用该算法的峰值信噪比要高出10dB以上；在同等条件下，基于小波包变换的多载波系统的图像传输性能也好于基于傅里叶变换的正交频分复用多载波系统．     

一种油田监控无线数传系统的编解码方法

提出了一种用PIC单片机和无线数传模块，以软件方式实现对油田监控进行数据编码、解码的原理及方法．编码采用了曼码编码格式，数据帧包括同步头、起始位、有效数据位和CRC冗余位4部分．解码包括同步头的捕获、数据位的判定和CRC校验．试验结果证明，这种编／解码方法具有抗干扰能力强，传输数据灵活等优点，具有工程实践意义．     

一种基于FPGA的AES算法的低功耗实现

目前网络支线上绝大部分用户面对的是千兆和百兆的以太接入网,因此设计低功耗而不影响接入网数据传输速率的AES加密芯片将具有广阔的应用前景.由此,在保证128密钥安全性的条件下,本文提出了一种将AES加密算法的128位明文分为4个32位加密单元进行处理,并通过流水线技术进一步降低功耗的AES加密芯片的实现方法.并且针对一般的FPGA结构仿真实现了上述的设计.