高精度Σ-ΔADC中的数字抽取滤波器设计

设计1个应用于高精度sigma-delta模数转换器(Σ-ΔADC)的数字抽取滤波器。数字抽取滤波器采用0.35μm工艺实现,工作电压为5V。该滤波器采用多级结构,由级联梳状滤波器、补偿滤波器和窄带有限冲击响应半带滤波器组成。通过对各级滤波器的结构、阶数以及系数进行优化设计,有效地缩小了电路面积,降低了滤波器的功耗。所设计的数字抽取滤波器通带频率为21.77kHz,通带波纹系数为±0.01dB,阻带增益衰减120dB。研究结果表明:该滤波器对128倍过采样、二阶Σ-Δ调制器的输出码流进行处理,得到的信噪失真比达102.8dB,数字抽取滤波器功耗仅为49mW,面积约为0.6mm×1.9mm,达到了高精度模数转换器的要求。     

多级抽取滤波器的VLSI实现

采用基于ＲＯＭ的可编程方案,实现了ΣΔＡＤＣ中多级抽取滤波器。梳状滤波器用作多级抽取的首级,使用全加器和全减器实现,剩余４倍抽取采用两级半带滤波器和升幅ＦＩＲ实现。这些滤波运算采用一个ＡＬＵ分时进行,运算控制字存于ＲＯＭ中,仅需对ＲＯＭ编程即可实现不同的滤波器。     

适用于∑－△ADC的半波滤波器设计

讨论了∑－△模数转换器（ＡＤＣ）中降采样部分的数字抗叠混滤波器的设计要求和结构，着重介绍了低过采样率情况下半波滤波器的设计过程和有关证明，并给出了４组滤波器的数据．     

多级抽取滤波器设计与MATLAB仿真实现

抽取是软件无线电中最核心部分.通过对多项抽取结构的分析,设计出一种多级抽取滤波器的实现方案,并通过MATLAB仿真实现.     

过采样转换器中数字滤波器设计

利用半带滤波器中冲激响应的对称性，引进新算法实现乘加运算块内的操作，改进内存存储和寻址方式，设计了低功耗，高速率的抽取和内插数字滤波器的集成电路。实验结果表明，它大大改善了滤波器的功耗，速率等性能，减少了卷积运算中的移位次数和加法器数目，降低了硬件耗费。     

高阶∑△ADC的抽取滤波器的设计

通过优化和改进梳状滤波器结构,采用FIR补偿滤波器以补偿通带衰减,并合理安排硬件电路以节省面积,设计了一种高速、低功耗高阶∑△ADC中的抽取滤波器.应用Matlab进行电路仿真,该滤波器阻带衰减为-65 dB,通带纹波为±0.05 dB,过渡带为0.454fs～0.583fs.经过VerilogXL和系统验证,该滤波器完全满足∑△ADC的系统要求.     

正则阶约束的抽取滤波器设计

本文研究了抽取滤波器的时域设计算法,以对通带和阻带的要求作为优化的目标,以滤波器的结构和正则阶为约束条件,将滤波器的设计转化为一个约束优化问题进行解决。     

频响改善的低功耗CIC抽取滤波器

针对传统递归型CIC(cascaded-integrated comb filters)抽取滤波器功耗较大、频率响应特性不理想的缺陷,设计了一种改进的非递归型CIC抽取滤波器.利用降序素数分解和多相分解使CIC滤波器以多级多相的低功耗结构实现,通过适当增大级联因子提高抽取器的混叠抑制比,同时利用一个2阶的SIN型补偿滤...     

改进型CIC抽取滤波器的研究与设计

由于CIC（级联积分梳状）滤波器不需要乘法运算和存储系数,因此实现非常简单,在采样率变换过程中经常使用CIC滤波器进行数字滤波.在CIC滤波器概念的基础上,提出了基于正弦函数的补偿滤波器与基于锐化技术的改进型CIC滤波器,补偿滤波器与锐化技术二者用来改善CIC滤波器的通带与阻带特性.通过对CIC滤波器及其改进型的综合性能进行对比体现出所设计滤波器的优点.     

CIC抽取滤波器

级联积分-梳状（Cascaded Integrator–Comb,CIC）滤波器,是一种高效的抽取滤波器,广泛应用于软件无线电接收机数字前端。介绍了抽取理论,以及CIC滤波器的结构和频率特性。通过计算机仿真,得到了CIC滤波器在软件无线电接收机信号处理过程中的时频域信号,验证了其功能。     

过采样∑-△ADC的原理及单片机实现方法

论述了过采样 Σ- ΔADC的基本原理及结构 ,分析了 Σ- Δ调制器的频域传输特性和系统的信噪比 ,给出了实现不同的 A/D转换精度必须满足的条件和用单片机实现 Σ- ΔADC的具体方法和电路 .实际使用表明 ,该方法测量结果可靠 ,具有实用价值     

一种低资源数字抽取滤波器设计

设计并实现一个应用于音频Sigma-Delta模数转换器的低资源数字抽取滤波器。该滤波器采用多级多采样率结构, 整体带内纹波小于0.06 dB, 带宽为21.6 kHz, 最低工作频率为10 MHz。通过滤波器硬件架构的设计, 有效地缩小了抽取滤波器的电路面积和功耗。芯片测试结果表明, 对 64 倍过采样率、4 阶Sigma-Delta调制的 1 bit 脉冲密度调制信号输出码流进行处理, 得到音频信号的信噪比达到87.2 dB, 在SMIC 0.13 μm 工艺下, 数字部分的面积约为0.146 mm²。与同类型抽取滤波器相比, 面积减小58%, 功耗减少60%以上。     

CIC抽取滤波器的仿真

本课题设计一个输入字宽为8位的3级CIC滤波器，微分延迟因子M=1，抽取因子D=10，通带内的混叠衰减至少大于105dB,通带内的衰减至少小于0.5dB。     

一种24位Delta-Sigma A/D数字抽取滤波器设计

为了可以对天文望远镜环境温度实现更好的监控,本文设计了一种针对天文望远镜温度监控的24位高精度Delta-Sigma(简称D-S)A/D数字抽取滤波器,主要工作包括D-S A/D数字抽取滤波器Matlab建模与仿真、Verilog代码编写和使用SMIC18工艺的数字后端设计.其中有限冲击响应(FIR)抽取滤波器共3级:第1级为级联积分梳状(CIC)滤波器,抽取因子为32;第2级为级联积分梳状补偿滤波器,抽取因子为16;第3级为半带(HB)滤波器,抽取因子为2.最后设计的滤波器的输入信号为4位,采样频率4.096 MHz,输出信号24位,采样频率4kHz,输出信噪比154dB.得到的输出波形满足设计要求.     

用FPGA实现FIR数字滤波器的新方法

在介绍用FPGA设计FIR数字滤波器常用的正则有符号数字量（CSD）编码技术和分布式算法（DA）的基础上,提出了一种改进的实现方法.该方法根据滤波器系数的特点将滤波器分为两个部分,一部分采用CSD编码技术设计,一部分采用DA算法设计.通过Quartus2软件仿真,在Cyclone EPEC6Q240C8芯片上实现了多个FIR数字滤波器.实验结果表明：改进的实现方法在一般情况下更加节约芯片面积,且实现的FIR数字滤波器完全达到了性能要求.     

基于高效抽取滤波器的数字下变频设计

对数字下变频各个模块的构成及原理进行了研究,提出了一种基于高效抽取滤波器的实现方案,用查表法产生数字混频所需的高采样率的数字本振信号,用梳状滤波器和半带滤波器级联实现数字下变频的抽取和滤波.方案中多处使用了查表法,它相对于传统方法有节省资源,速度快,易于实现的优点.设计中调用了ALTREA参数化模块库中的资源,充分利用了芯片的硬件资源,从而提高了运算速度.还给出了半带滤波器的一个设计实例.该方案已通过FPGA验证.     

FIR带通数字滤波器的有效实现

本文介绍了不对称和对称带通 FIR 滤波器。在单支路的实现中,滤波器由一个 RRS 滤波器和一个幅度均衡器级连组成;在两支路的实现中,每个支路由两个 FIR 节级连而成。在每一个支路中,第一个 FIR 节是成形滤波器,它有很稀疏的脉冲响应(这大大地减少了运算次数);第二个 FIR节是插入器,它把成形滤波器中不需要的通带频谱分量衰减到预给的阻带指标以下。用两个不同字长的 RRS 滤波器级连,可以使一个滤波器节的零点抵消另一个滤波器节的旁瓣峰值,并能减少计算的复杂性。这些结构能方便地调整带通滤波器的中心频率,并且具有良好的合入噪声和系数量化灵敏度特性。     

数字滤波器的CPLD实现

介绍一种利用复杂可编程逻辑器件(CPLD),采用窗函数实现线性相位数字滤波器的设计,以低通数字滤波器为例说明应用FLEX10K器件的设计过程.设计中,从提高滤波器的处理速度出发,在传统结构的基础上导出减少乘、加次数的优化结构,并利用FLEX器件系列中的查找表LUT结构构成向量乘法器,快速完成乘、加运算,提高了滤波器的工作速度并节省了器件资源.