数字滤波器的参数设计

讨论了通过软件编程实现有限冲激响应数字滤波器（FIR）和无限冲激响应数字滤波器（IIR）的参数设计的方法，通过仿真，分析了输出幅频响应的图形。     

FIR滤波器的CSE优化算法设计及其FPGA实现

为了减少有限长单位冲激响应滤波器对FPGA资源的消耗,在水平共同子表达式消去算法和垂直共同子表达式消去算法的基础上,提出了一种优化CSE算法来设计滤波器,使滤波器运算单元得到更多的资源复用.应用DSP Builde:建立模型,以图形化界面实现一个32阶的低通有限长单位冲激响应滤波器,并用Modelsim和Quartus II进行仿真.仿真结果表明:运用优化CSE算法设计的有限长单位冲激响应滤波器比用传统CSE算法设计的滤波器使用更少的逻辑单元,且优化设计的有限长单位冲激响应滤波器较直接乘法实现方式及分布式实现方式节省较多的硬件资源.最后,在Altera公司DE2开发板上实现所设计的滤波器,硬件实现表明所设计的滤波器滤波效果和仿真结果一致.     

过采样转换器中数字滤波器设计

利用半带滤波器中冲激响应的对称性，引进新算法实现乘加运算块内的操作，改进内存存储和寻址方式，设计了低功耗，高速率的抽取和内插数字滤波器的集成电路。实验结果表明，它大大改善了滤波器的功耗，速率等性能，减少了卷积运算中的移位次数和加法器数目，降低了硬件耗费。     

数字滤波器参数的设计

通过调用MATLAB信号处理工具箱函数，实现有限冲激响应数字滤波器(FIR)和无限冲激响应数字滤波器(IIR)的参数的设计，分析了仿真输出幅频响应的图形，同时讨论了FIR和IIR数字滤波器的设计的各自特点。     

局部放电在线监测中的自适应数字滤波器研究

设计了一种基于系数可调的有限冲激响应(FIR)滤波器和最小均方误差(LMS)算法的自适应数字滤波器．该自适应滤波器具有运算速度快、计算量小、稳定性好、不需要关于输入信号的先验知识等优点，非常适合于实时滤波．设计了自适应滤波器的程序流程和验证滤波器效果的实验方法，并通过模拟实验确定了适合于在线监测的自适应参数和FIR滤波器阶数．通过现场实测，证明了滤波器的有效性．     

有限冲激响应滤波器的设计与实现

提出了采用现场可编程门阵列(FPGA)器件实现有限冲激响应(FIR)数字滤波器的方案，并以一个8阶低通FIR数字滤波器的实现为例，设计并完成软硬件仿真与验证．结果表明，电路工作正确可靠，能满足设计要求．     

两通道完全重构全相位FIR滤波器组的设计

提出了两通道完全重构全相位FIR滤波器组的设计算法，理论证明了无窗和双窗情况下全相位滤波的3个重要性质．并针对不同的滤波器长度N和频率向量的设置（传统对称或偶对称），设计出了4种全相位半带滤波器．再对半带滤波器进行谱分解，构造出了各分析和综合滤波器．理论和仿真实验表明，全相位PR滤波器组具有较高的重构精度，滤波器长度N为8时的重构误差比CDF9／7双正交小波滤波器组低3个数量级．     

多级抽取滤波器的VLSI实现

采用基于ＲＯＭ的可编程方案,实现了ΣΔＡＤＣ中多级抽取滤波器。梳状滤波器用作多级抽取的首级,使用全加器和全减器实现,剩余４倍抽取采用两级半带滤波器和升幅ＦＩＲ实现。这些滤波运算采用一个ＡＬＵ分时进行,运算控制字存于ＲＯＭ中,仅需对ＲＯＭ编程即可实现不同的滤波器。     

一种基于FPGA的高效FIR滤波器的设计与实现

该文在介绍有限冲激响应(FIR)数字滤波器理论及常见实现方法的基础上,提出了一种基于FPGA的高效实现方案.该方案采用对称结构、加法和移位代替乘法运算、优化的CSD编码、流水线和级联技术等方面对传统的设计方法进行了改进,并借助FPGA滤波器芯片和Quartus Ⅱ软件、Matlab软件对该方案进行了仿真验证.仿真实验结果表明:此种FIR滤波器的实现方法运算速度快、实时性好、节省硬件资源,其性能优于传统的FIR滤波器设计方法.     

高精度Σ-ΔADC中的数字抽取滤波器设计

设计1个应用于高精度sigma-delta模数转换器(Σ-ΔADC)的数字抽取滤波器。数字抽取滤波器采用0.35μm工艺实现,工作电压为5V。该滤波器采用多级结构,由级联梳状滤波器、补偿滤波器和窄带有限冲击响应半带滤波器组成。通过对各级滤波器的结构、阶数以及系数进行优化设计,有效地缩小了电路面积,降低了滤波器的功耗。所设计的数字抽取滤波器通带频率为21.77kHz,通带波纹系数为±0.01dB,阻带增益衰减120dB。研究结果表明:该滤波器对128倍过采样、二阶Σ-Δ调制器的输出码流进行处理,得到的信噪失真比达102.8dB,数字抽取滤波器功耗仅为49mW,面积约为0.6mm×1.9mm,达到了高精度模数转换器的要求。