高速时钟电路设计

在当今的电子设计中，系统越来越复杂，工作频率越来越高，时钟子系统是关于整个系统成败的关键．因此，如何设计出一个高效、高稳定性的时钟子系统成为摆在工程师面前一个头等重要的问题．文章通过分析3种时钟信号的抖动现象(Cycle—Cycle．Jitter、Period Jitter、Long—term Jitter)，针对其产生的原因，提出高速时钟电路设计的解决方案，并结合实际情况给出布线模型．     

传输线上反射与串扰的仿真分析

信号完整性是现代高速电路设计中非常重要的问题,文章对高速电路信号完整性问题中的反射、串扰和电磁干扰等问题进行分析。使用Hyperlynx仿真软件对反射和串扰问题以及经过改善后的电路进行仿真,发现对电路进行端接以后,反射和串扰都有显著的改善效果,而加大走线间距、增加驱动器上升沿等方法可以对串扰产生明显的抑制作用。     

反射端接的ALTIUM DESIGNER实现研究

根据阻抗突变产生反射的本质提出了减少反射的新措施。由于Altium Designer软件在信号完整性分析领域的作用鲜为人知,文章特选择此软件对提出的设想进行验证。仿真结果表明,不同的端接技术能在其适用的情况下有效地改善甚至消除传输线中信号的反射。     

信号完整性对于高速电路设计的重要性分析

本文主要就信号完整性的反射、串扰等方面进行研究,讨论信号的完整性分析措施,最后提出预防解决方法。旨在指导设计人员及时发现信号完整性对于高速设计的重要影响,从而预防失真性,为电路设计降低风险,达到最佳效果。     

反射端接的HyperLynx实现研究

研究了电路中信号反射形成原理,推导了反射的计算公式.根据反射的本质提出了减少反射的新措施.用HyperLynx软件对提出的端接措施进行了仿真验证.仿真结果表明:不同的端接技术在其适用的情况下能有效地改善甚至消除传输线中信号的反射.     

信号完整性设计中的端接匹配技术

如何在高速PCB设计过程中充分考虑信号完整性因素,并采取有效的控制措施是当今PCB设计业界的一个热门课题。文章介绍了高速电路设计中的信号完整性问题,着重分析了端接匹配技术的原理和应用,并对不同端接类型给出了仿真分析结果,对实际电路设计调试有较大的指导意义。     

基于Protel的信号完整性分析

文章讲述了信号完整性包含的内容、解决措施；介绍了利用Protel对PCB板进行信号完整性分析，并通过Protel仿真给出采用端接技术后信号质量的提高．     

传输线中高速信号反射建模分析与优化

单向点对点传输线是目前应用最广泛也是最基本的传输线类型. 传统单一建模分析方法已不能完全满足对高速信号的分析. 对传输线中高速信号反射现象结合集总模型与分布式模型进行建模, 分析了线长、过孔对信号反射的影响; 对解决信号反射的阻抗匹配方案进行建模仿真, 分析匹配电阻、分支线长、过孔以及端接电压对信号反射的影响, 通过理论分析与仿真验证证明设计方案的可行性与实用性. 所提出的分析设计方案已应用到多个产品的设计中.     

高速数字电路的信号完整性分析及仿真

在高速数字电路设计中,信号完整性是设计中至关重要的问题.本文介绍了信号完整性分析的相关基础理论,运用HyperLynx信号完整性仿真软件,对串扰和反射问题进行了分析,并给出相应的修改策略,尽量减小信号完整性产生的问题.     

谈高速数字系统中的信号完整性及实施方案

描述了高速数学电路中典型的信号完整性问题,分析了各种破坏信号完整性的原因及解决方案,并结合一个实际的高速DSP系统,阐述实现信号完整性的具体方法。     

用Matlab分析高速数据传输中的时钟抖动

提出了一种分析高速数据传输中时钟抖动的解决方案——Matlab方法．分析了高速数据通讯中时钟抖动产生的原因及对通信系统的影响，介绍了用TDS7000系列数字荧光示波器和Matlab捕获信号数据并随后对不归零制(NRZ)时钟信号进行简单抖动分析的方法，完成了高速数据通信中的时钟信号的采集以及时钟抖动的鉴定和分析．试验验证，本方法大大提高了抖动鉴定工作的精度和效率．     

考虑传输线效应的时钟线网动态功耗模型

针对传递时钟信号的树型互连线网,提出了一种考虑传输线效应的动态功耗模型。在该模型中,时钟线网的每个分支互连线都采用了传输线模型,其系统输入导纳函数的计算采用了基于傅里叶级数分析的快速迭代算法。在此迭代算法基础上,根据帕斯瓦尔定理,该模型用有限阶傅里叶级数项逼近时钟线网的动态功耗。模型的精度随所取项数的增加而增加,模型的时间复杂度与项数以及时钟线网的分支数成正比。实验表明,有5项傅里叶级数逼近的模型误差小于5%,效率远高于集成电路仿真程序（SPICE）。     

高速数字PCB板的信号完整性仿真与验证

高密度PCB(printed circuit board)设计中,高速时钟信号的信号完整性设计面临越来越大的挑战。针对该问题,文章研究了传输线的特性阻抗及其对信号传输延时的影响,利用Cadence的信号完整性分析软件Allegro PCB SI,对一款基于ARM的嵌入式运动控制平台的时钟信号存在的信号完整性(signal integrity,SI)问题进行了再现仿真,重点分析了信号反射与串扰现象及其产生原因,提出了减小时钟信号串扰和反射的措施;结合阻抗匹配原则,以嵌入式运动控制平台的SDRAM和USB时钟信号为例,利用Allegro PCB SI对并行端接、串行端接、改变线间距等方法进行了试验,试验结果表明,端接匹配的方法能有效地减小时钟信号的反射和串扰现象。     

Minimizing crosstalk for high-speed and high-density bus systems using the sample-decision method

This paper presents a method based on a sample-decision （SD） circuit to suppress crosstalk and noise for a high-speed and high-density bus system. A method to count the number of times of SD for different length of transmission lines is presented and a bit error rates （BERs） formula is giv- en by the SD circuit. It is shown that for long transmission line systems, multiple SD circuits can improve the BERs significantly. Circuits simulation for single SD method is also done, it is found that when the amplitude peak values of the superposed crosstalk and noise are less than half of the corresponding signal ones, they will be eliminated completely for the cases investigated.     

基于电热模拟的电迁移可靠性诊断及时钟完整性分析

为诊断大规模集成电路设计过程中电迁移可靠性及分析时钟信号完整性,开发一种用于集成电路片上时钟信号模拟软件Etsim3。该模拟软件考虑了集成电路自热效应,通过电热耦合模拟以及金属连线温度分布解析模型获得更准确的集成电路芯片表面以及各金属连线网络上的温度分布。模拟结果表明,考虑集成电路自热效应前后,电迁移诊断以及时钟信号完整性分析结果都有了较大程度上的改变,Etsim3可以得到更为精确的分析以及诊断结果。     

不完整地参考面对高速互连耦合及串扰的影响分析

为了研究非理想返回路径对耦合/串扰等信号完整性问题的影响,主要基于实验测试,并结合理论分析就不完整地参考面对高速互连线间耦合及具有共同返回路径的高速互连线间串扰的影响进行了理论和实验研究.实验结果表明:不完整地参考面的槽缝对微带线间耦合的影响至少增加了15dB;而在槽缝中设置旁路电容之后,线间耦合至少改善了15 dB以上;不完整地参考面的槽缝使微带线间的串扰最多时增加了30 dB.因此高速互连线要获得良好的信号品质,保持传输线特性阻抗的连续性(保持互连线下方的参考面连续),尽量缩短地参考面电流返回路径,避免共同的信号返回路径是关键.由此总结出降低不完整地参考面高速互连线间耦合及串扰的设计规则.