基于FPGA的高速异步FIFO存储器设计

 介绍异步FIFO存储器应用及其结构,详细分析了异步FIFO的标志逻辑设计及亚稳态的消除,提出了一种基于FPGA芯片利用格雷码对地址编码解决异步读、写时钟问题的思路及方法,并给出了VHDL程序.该方法具有高速、可移植性强、工作效率高的特点,在数字系统设计中具有一定的意义和应用价值.     

基于FPGA的异步FIFO设计与实现

随着现代数字电路系统密度和规模的不断扩大,一个系统中通常会包含多个时钟,因此不同时钟之间的数据传输成为亟待解决的问题.而一种可靠易行的解决方案就是异步FIFO.异步FIFO需要非常严格的多时钟技术,难以作出正确的设计合成和分析.本文提出了一种利用格雷码作为读写地址计数器的异步FIFO的设计方法,有效的避免了数据在不同时钟时间传输时遇到的亚稳态问题.并给出了综合仿真结果.     

基于异步FIFO的多时钟域同步技术研究

针对数字集成电路多时钟域通信过程中多时钟域之间的亚稳态现象,分析了几种同步器在集成电路异步设计中的应用．采用基于格雷码技术和保守报告策略的异步FIFO法设计多时钟域信号同步器．仿真验证结果表明该方法能使电路实现既定功能并提高其可靠性．     

FIFO电路在液晶显示控制器中的应用

在分析液晶显示（LCD）控制器总体结构的基础上,阐述了用异步FIFO（先进先出）电路来解决显示存储器的并发访问和异步时钟域问题．给出了FIFO电路结构,并对其工作原理进行了分析．为减小亚稳态的出现几率,提高电路的工作稳定性,提出了两种方法来优化FIFO电路．一是用格雷码代替二进制编码,因为格雷码在任意两个相邻的数之间转换时,只有一个数位发生变化,这样可以有效缩短过渡周期．二是用两级触发器来同步输入的异步信号．FIFO电路使用VerilogHDL语言实现,并用Modelsim进行仿真．该设计已经成功运用到一款针对手持设备应用的LCD控制器中,测试结果表明该控制器工作正常,画面稳定、清晰．     

一种低功耗异步FIFO在ASIC中的设计

为解决PCI视频采集卡中跨时钟域数据准确传输的问题,提出一种低功耗的异步先进先出(First In First Out,FIFO)存储器模块的实现方案.为适应大量的视频数据猝发传输设计一种宽为36位、深为256的异步 FIFO,基于低功耗设计思想,使用格雷码地址编码以有效抑制亚稳态,增加了门控时钟电路.该模块已经过测试...     

任意深度的异步FIFO设计

异步FIFO用来存储、缓冲在两个异步时钟之间的数据传输．由于异步FIFO一般采用的是Gray码设计,这就要求所设计的FIFO深度是必须是2^n-1．在大多数情况下,实际需要的深度不会巧合是2^n-1,这样的设计要求增大了芯片面积和功耗．通过构造一种单步循环码实现了异步FIFO的设计思路,使它的设计深度不再拘泥于特定值,...     

1553B总线和CAN总线信息转换技术中的异步FIFO设计

分析了如何在FPGA中设计一个可靠性较高的异步FIFO实现高速4 Mb/s的1553B总线和1 Mb/s的CAN总线互连转换.介绍了格雷码作为异步FIFO读写指针的方法,并详细给出了降低亚稳态发生概率的措施.该异步FIFO满足系统实时性要求.     

基于异步替换的异步流水线设计

本文提出了异步替换的概念,即将同步流水线的控制通路和数据通路分离,然后将控制部分用异步结构实现,替换同步控制结构,以完成异步流水线的设计。本文首先提出并证明了基于寄存器的异步流水线结构能够获得与同步流水线相似的性能。一个用于异步替换的设计流程被提出,并被用于一款16位DSP的设计。结果显示,与同步结构相比约20％的性能获得了提升,这证明了异步替换的可行性。利用异步替换,可以充分利用同步流水线的丰富资源方便地设计异步流水线。     

异步时钟域信号同步的实现

随着数字电子系统设计的快速发展,FPGA(现场可编程门阵列)在一些实际应用系统中通常包含有多个不同时钟,而系统功能实现的前提就是要完成数据在多个不同的时钟域之间进行传输,通常会产生亚稳态危害,为了较小亚稳态风险,本文分析了在跨时钟域时系统可能出现的亚稳态问题,提出了在FPGA工程设计中实现不同时钟域间的数据同步方法,对异步FIFO缓存法做了重点介绍.读写地址指针均采用了格雷码的形式,格雷码的特点是的相邻元之间每一次只有一位数据发生变化,所以系统的亚稳态风险会减小,通过Modelsim软件的仿真,验证了异步FIFO的应用可以有效的解决数据的跨时钟域传输问题.     

VHDL语言实现FIFO存储控制

介绍了用VHDL实现FIFO存储控制器的设计，给出了整个FIFO系统的控制原理，对控制单元作了详细的说明，并给出控制器的读、写时序图、写周期的状态图和部分编制的程序．控制器用于试验中的某数据处理模块中，运行稳定，从设计的特征看，这个控制器有一定的通用性和实用性．     

基于FIFO共享RAM的数据采集系统

介绍了用于电力系统动态测辨设计的一种高速数据采集系统。该数据采集系统采用ＬＥＭ模型块作为电网的电流电压输入转换模块,ＬＥＭ模块是用磁补偿原理制作的霍耳器件新型的电流电压传感器,具有测量精度高、线性度好、动态性能及隔离好等优点。系统的智能采集卡自带ＣＰＵ和ＦＩＦＯ缓冲器,插于工控机ＩＳＡ扩展槽。智能数据采集卡通过ＦＩＦＯ存储与工控系统机共享数据,大大提高了数据采集速度和数据缓冲容量。在数据采集卡上设     

利用FIFO器件的多机系统

本文介绍由ＦＩＦＯ器件所组成的多机系统，它能够较好地解决存储器竞争问题，改进了系统的实时功能。     

Low Latency High Throughout Circular Asynchronous FIFO

This paper describes a circular first in first out （FIFO） and its protocols which have a very low latency while still maintaining high throughput. Unlike the existing serial FIFOs based on asynchronous micropipelines, this FIFO＇s cells communicate directly with the input and output ports through a common bus, which effectively eliminates the data movement from the input port to the output port, thereby reducing the latency and the power consumption. Furthermore, the latency does not increase with the number of FIFO stages. Single-track asynchronous protocols are used to simplify the FIFO controller design, with only three C-gates needed in each cell controller, which substantially reduces the area. Simulations with the TSMC 0.25 μm CMOS logic process show that the latency of the 4-stage FIFO is less than 581 ps and the throughput is higher than 2.2 GHz.     

通用非对称FIFO结构设计

为了满足高速系统中数据处理实时性要求,提高数据吞吐率,防止发生数据溢出等严重错误,在常用FIFO设计使用的基础上,结合FPGA特性,提出了两种基于FPGA的读/写端口数据宽度不同的通用非对称FIFO结构方案。文中详细介绍了两种非对称FIFO结构方案的各组成模块功能及工作流程,并对两种设计方案进行了性能评估。经实际使用验证,结果表明这两种通用非对称FIFO结构方案设计合理,实用性强,易于借鉴推广。     

FIFO页面置换算法的实现以及异常问题的讨论

在操作系统虚拟页式存储管理中,当系统总没有空闲页时,则要进行页面置换。针对FIFO页面置换算法以及它可能存在的异常问题进行了讨论,最后模拟实现FIFO页面置换算法。