基于FPGA的GPS信号采集及网络传输

基于NiosII软核处理器和Altera的FPGA芯片技术,以SOPC技术为实现手段,对GPS中频信号的采集和网络传输进行了研究与设计。用FPGA硬件逻辑资源实现了ADC的控制和数据量化,量化后的数据通过两个乒乓操作的双口RAM进行缓存。自定制双口RAM的读取组件,以实现信号采集模块与SOPC系统的对接。为了提高系统的工作效率,由DMA控制器完成数据的搬移。利用以太网控制器LAN91C111设计了基于NiosⅡ的以太网通信接口,实现了数据的网络传输。     

多参数可调的低密度奇偶校验码编译码系统

低密度奇偶校验(low-density parity-check,LDPC)码是具有逼近香农(Shannon)极限的一种好码,且灵活性强,描述简单,是信道纠错编码技术的研究热点。针对某通信系统,为了使信息传输能够适应多种情况的需求,在LDPC码编译码原理的基础上设计了具有独特字插入功能、编码参数逐帧可变的编译码系统,同时采用信息位校验位打散功能的设计方法,可实现信息加密。不同码长的编译码模块采用复用的方案,随机存取内存(random access memory,RAM)按照最长码长设计,降低资源占用率。在加性高斯白噪声(additive white gaussian noise, AWGN)信道下基于最小和译码算法完成性能分析。仿真结果表明,该设计方案能够实现码长、迭代次数、打散方式、独特字插入等多参数可调的LDPC码编译码系统,且信息传输性能良好,资源占用率低。     

FFT的ASIC实现及FPGA验证

通过对FFT(fast fourier transformation),即快速傅里叶变换的一般算法的研究对比,确定合理可行的基2方法处理1024点FFT。在ASIC(application specific integrated circuit)专用集成电路上实现FFT硬件模块,并将该模块在FPGA(Field Programmable Gate Array)上进行原型验证。本文采用级联结构设计FFT模块,在尽量减小资源消耗的同时,提高FFT的运算速度。设计采用两组四个深度为256的双口RAM,乒乓结构处理,完成整个运算仅用了1320个周期。最后用Xilinx公司的Vertex7-XC7VX690T芯片做FPGA原型验证,在时钟频率为50MHz时,完成1024点FFT仅用了26.2us。     

GSM模块的AT命令集算法研究

本文提出了一种新的在TLl6C550C芯片上实现对GSM模块控制的算法。针对该芯片的特点，结合控制GSM模块规范的要求，设计了GSM模块AT命令集的算法，可广泛应用在通用的GSM模块系统设计中。     

快速傅里叶变换(FFT)的ASIC实现及现场可编辑门阵列(FPGA)验证

通过对FFT(fast fourier transformation),即快速傅里叶变换的一般算法的研究对比,确定合理可行的基2方法处理1024点FFT。在ASIC(application specific integrated circuit)专用集成电路上实现FFT硬件模块,并将该模块在FPGA(field programmable gate array)上进行原型验证。采用级联结构设计FFT模块,在尽量减小资源消耗的同时,提高FFT的运算速度。设计采用两组四个深度为256的双口RAM,乒乓结构处理,完成整个运算仅用了1 320个周期。最后用Xilinx公司的Vertex7-XC7VX690T芯片做FPGA原型验证,在时钟频率为50 MHz时,完成1 024点FFT仅用了26.2μs。     

基于GPRS网络的可靠数据传输的研究及其应用

介绍了通过GPRS无线网络在51单片机上实现TCP/IP协议进行点对点可靠的大数据量传输的方法。在设计中使用P89C51RD芯片和WAVECOMQ2403AGPRS模块,外扩32KB的RAM用于对TCP/IP数据包的缓存和1Mb的Flash用于对大数据的存储。     

一种连接WSN与Internet的多核嵌入式网关设计与实现

针对Internet与WSN这两种网络协议转换时网关的传输带宽受限问题,设计了一种多核嵌入式网关.使用双口RAM存储器CY7C026作为公共存储区域、ATmega128(L)单片机作为处理器模块、RTL8019AS网络控制器作为网卡模块、CC2420射频收发芯片作为无线通信模块;采用具有精简网络协议栈的Nut/OS实时操作系统作为软件平台.通过多个处理器并行处理数据方式,最终实现Internet与WSN无缝连接.实验表明,系统能够稳定运行,并有效地提高传输带宽.     

基于FPGA的M4K块配置ROM字符数据存储VGA显示

为了克服通用VGA控制系统核心体系结构不易修改的问题,设计并实现了一种基于FPGA显示控制系统。采用Altera的CycloneⅡEP2C5Q208C8为核心控制芯片,用Verilog HDL语言实现了各个模块,并利用FPGA内部的RAM实现了VGA对汉字的显示。设计结果表明,图像和彩带信号以及文字能由FPGA处理器控制、显示。     

一种基于LCC算法的新型RS码译码器

相比于传统的硬判决译码算法,RS码软判决译码算法能够获得更大的编码增益,但硬件实现较为复杂. 针对这一问题,本文在LCC软判决译码算法的基础上提出了一种改进型校验子算法,可在不影响译码性能的前提下大幅降低硬件复杂度. 仿真结果表明,本文设计的RS(255, 239)码η=3译码器,在BPSK调制下通过AWGN信道,相比于现有基于校验子的RS码译码器结构,硬件资源消耗减少20%. 采用SMIC 0.18 μm CMOS工艺实现,芯片面积仅为0.81 mm2.      

AAC解码中感知噪声替代算法的研究和实现

针对先进间频解码(advanced audio coding,AAC)中感知噪声替代(perceptual noise substitution,PNS)模块运算量大、不易硬件实现的问题,利用线性反馈移位产生伪随机序列模拟知觉噪声,并利用分段查表的方法对噪声进行整形,从而简化了PNS的解码算法。电路设计上,采用与AAC解码器复用RAM和运算模块的方法,以降低硬件资源消耗。设计结果表明,通过了现场可编程门阵列(field-programmable gate array,FPGA)验证并完成流片,芯片采用0.18μm CMOS工艺,PNS解码耗用1 528个逻辑门,整个AAC(含PNS)解码器功耗为8.5 mW,保持了原有设计低功耗的特点。