基于超标量处理器的高效FFT映射方法

针对超标量处理器的结构特点,研究新的映射方法,实现高效FFT运算.对现代超标量结构处理器进行建模,分析FFT算法在其上执行情况,得出内存访问是FFT算法执行的关键点.并进一步对FFT的内访问过程进行建模分析,最终实现了一种基于cache优化的高效FFT映射方法,该方法将FFT进行拆分实现,充分发挥了cache的作用,进而提高了处理性能.最后在ADI公司的TS201数字信号处理器上,以该映射方法为指导实现了基2FFT算法,实验结果显示在处理点数超出cache容量时,本映射方法可以大幅度提高处理性能.      

基于双DSP的航空发动机参数采集系统设计与实现

航空发动机参数(简称发参)采集系统的主要功能是对发动机主要传感器输出的信号进行调理、采集和处理并输出给显示设备进行显示.研究了数字信号处理器(DSP)在航空发动机参数采集系统中的具体应用,采用TMS320VC33与TMS320C31浮点型数字信号处理器为核心设计了航空发动机参数采集系统,使用模块化设计方法,利用双口RAM实现了一个由两片数字信号处理器构成的航空发动机参数采集系统.     

基于FPGA+DSP的CCD实时图像采集处理系统

应用DSP处理器,设计了一个基于FPGA的实时图像处理系统,通过对此系统的分析表明,用FPGA与高速数字信号处理算法的结合,可以实现系统对图像进行实时处理的要求.     

面向多发射架构ASIP的定制功能单元的自动生成

现有定制功能单元生成算法既没有考虑发射架构的配置情况,也没有考虑关键路径的改变,因此在面对多发射架构处理器时,其性能提高效果有限.该文基于有向无环图,通过分析对比特定配置下备选节点对应用的多方面影响,使用逐点生长的方法,提出了一种新的面向多发射架构特定应用指令集处理器(ASIP)的定制功能单元自动生成算法.结合3种不同...     

Co-OLAP:CPU&GPU混合平台上面向星形模型基准的协同OLAP（英文）

当前GPU(图形处理器),即使是中端服务器配置的中端GPU也拥有强大的并行计算能力.不同于近期的研究成果,中端服务器可能配置有几块高端CPU和一块中端GPU,GPU能够提供额外的计算能力而不是提供比CPU更加强大的计算能力.本文以中端工作站上的CoOLAP(协同OLAP)为中心,描述如何使中端GPU与强大的CPU协同以及如何在计算均衡的异构平台上分布数据和计算以使Co-OLAP模型简单而高效.根据实际的配置,基于内存容量,GPU显存容量,数据集模式和订制的AIR(数组地址引用)算法提出了最大高性能数据分布模型.CoOLAP模型将数据划分为驻留于内存和GPU显存的数据集,OLAP计算也划分为CPU和GPU端的自适应计算负载来最小化CPU和GPU内存之间的数据传输代价.实验结果显示,在SF=20的SSB(星形模型基准)测试中,两块至强六核处理器的性能略优于一块NVIDA Quadra 5 000GPU(352个cuda核心)的处理性能,Co-OLAP模型可以将负载均衡分布在异构计算平台并使每个平台简单而高效.     

Co-OLAP:CPU&GPU混合平台上面向星形模型基准的协同OLAP

当前GPU(图形处理器),即使是中端服务器配置的中端GPU也拥有强大的并行计算能力.不同于近期的研究成果,中端服务器可能配置有几块高端CPU和一块中端GPU,GPU能够提供额外的计算能力而不是提供比CPU更加强大的计算能力.本文以中端工作站上的Co-OLAP(协同OLAP)为中心,描述如何使中端GPU与强大的CPU协同以及如何在计算均衡的异构平台上分布数据和计算以使Co-OLAP模型简单而高效.根据实际的配置,基于内存容量,GPU显存容量,数据集模式和订制的AIR(数组地址引用)算法提出了最大高性能数据分布模型.Co-OLAP模型将数据划分为驻留于内存和GPU显存的数据集,OLAP计算也划分为CPU和GPU端的自适应计算负载来最小化CPU和GPU内存之间的数据传输代价.实验结果显示,在SF=20的SSB(星形模型基准)测试中,两块至强六核处理器的性能略优于一块NVIDA Quadra 5 000GPU(352个cuda核心)的处理性能,Co-OLAP模型可以将负载均衡分布在异构计算平台并使每个平台简单而高效.     

基于ARM7的SoC存储管理单元的实现

有效的存储管理对于提高多任务嵌入式系统的性能至关重要,存储管理单元(MMU)是嵌入式SoC处理器的核心部分之一。本文在自主研发的宏单元基础上设计了兼容ARM720T处理器的MMU。基于中芯国际公司0.18μm CMOS工艺所实现的存储管理单元版图面积为3.275mm2,经过性能对比仿真测试,所设计的存储管理单元使SoC处理器性能得到了较大提升。     

基于GPU的MATLAB计算与仿真研究

图形处理单元(GPU)已经成为当今的主流计算系统的一个组成部分,现代GPU不仅是一个功能强大的图形引擎,也是一个高度并行的可编程处理器,GPU的峰值运算和内存带宽往往大幅超出其CPU所对应的峰值和内存带宽。本文介绍了基于GPU通用计算框架的JACKET加速MATLAB的计算仿真方法,通过FFT算法得出仿真结果,分析在CPU和GPU运行环境下的GFLOPS和加速比,最后得出基于GPU的MATLAB计算仿真程序运行效率在JACKET的加速下大大提高了。     

基于ARM9的数据采集与传送系统设计

以S3C2440微处理器为核心,充分利用其内部资源,如串口控制模块、GPIO等,发挥ARM处理器高性能、低功耗、低成本的优点,并利用其扩展接口(GPIO)结合AD7466模数转换芯片,实现了对模拟信号和脉冲信号的数据采集.同时,为了达到良好的人机交互界面,设计了以S3C2440为核心下位机的LCD接口以及网络数据传输模块,并对相关硬件驱动的程序设计流程作了说明.     

美国SI模式对我国大学英语教学的启示

掩蔽式教学是美国从事基础教育的学校对英语语言学习者采用的一种教学模式,它强调知识和语言并重,注重对适当的教学策略的运用。文章从SI视角下的美国Broadmor小学五年级的一次主题阅读课出发,探讨SI模式对我国大学英语教学中教师的专业和教学水平的提高、课程设置的改革等五个方面的启示,希望对大学英语教学与改革起到积极地参考作用。     

40基于NiosⅡ的双核处理器的设计与实现

NiosⅡ是Altera公司开发的嵌入式软核处理器，本文介绍了Altera NiosⅡ处理器及基于NiosⅡ的多核处理器的工作原理，应用SOPC Builder工具建立双核处理器系统，以及使用NiosⅡ IDE为系统中每个处理器建立和调试软件工程。     

基于Nios Ⅱ的双核处理器的设计与实现

NiosⅡ是Altera公司开发的嵌入式软核处理器,本文介绍了Altera NiosⅡ处理器及基于NIosll的多核处理器的工作原理,应用SOPC Builder工具建立双核处理器系统,以及使用NiosⅡ IDE为系统中每个处理器建立和调试软件工程.     

五级流水线 RISC-V 处理器软硬件协同仿真验证

针对国内 RISC-V(Reduced Instruction Set Computer-Five)处理器领域的空白以及对处理器性能的优化问 题, 将开源 3 级流水线 RISC-V 处理器 VScale 扩展为 5 级流水线处理器。 在对比 3 级流水线和 5 级流水线的差 异的基础上, 为 5 级流水线设计了冒险检测以及旁路单元, 解决了 5 级流水线的数据相关问题, 并为该处理器 编写外设(LCD1602、 UART)控制器, 最终在 FPGA(Field-Programmable Gate Array)开发板上实现了软硬件协同 仿真。 仿真结果表明, 扩展后的处理器运行正常, 且速度比扩展前的处理器快约 30%。     

ASIP Approach for Multimedia Applications Based on a Scalable VLIW DSP Architecture

The rapid development of multimedia techniques has increased the demands on multimedia processors.This paper presents a new design method to quickly design high performance processors for new multimedia applications.In this approach,a configurable processor based on the very long instruction-set word architecture is used as the basic core for designers to easily configure new processor cores for multimedia algorithm.Specific instructions designed for multimedia applications efficiently improve the performance of the target processor.Functions not implemented in the digital signal processor (DSP) core can be easily integrated into the target processor as user-defined hardware to increase the performance.Several examples are given based on the architecture.The results show that the processor performance is enhanced approximately 4 times on the H.263 codec and that the processor outperforms both DSPs and single instruction multiple data (SIMD) multimedia extension architectures by up to 8 times when computing the 2-D-IDCT.     

面向多媒体移动终端的DSP脚本语言设计

移动终端像移动电话等正在采用双核处理器.这种处理器包含MPu和DSP两种核心,双核处理器有利于移动终端性能的提高和功耗的降低,但它会使软件的发展更趋复杂,因为MPU和DSP都要求各自的开发程序.为了改进双核系统对软件发展的要求,研制出了一种DSP脚本语言,其运行环境可以和MPu匹配,阐述了这个系统的设计、运行和评价.     

现代DSP的结构特征分析

数字信号处理器是一种专门为实时、快速实现各种数字信号处理算法的、具有特殊结构的微处理器。根据数字信号处理器的算法,分析DSP处理器的结构特点和当今最先进的体系结构,结合应用背景着重探讨了不同DSP体系结构和它们各自的优势和劣势,在研究了数字信号处理新应用领域的特点后,根据今后的半导体制造工艺和微处理器体系结构设计的发展,指出了DSP处理器在微结构设计方面的发展趋势。     

基于Linux嵌入式系统开发平台的建立

目前,在嵌入式系统里基于ARM微核的嵌入式处理器已经成为市场主流.随着ARM技术的广泛应用,建立面向ARM构架的嵌入式操作系统也就成为当前研究的热点问题.目前已经涌现出了较多的嵌入式操作系统,例如VxW ork、W indows CE、Palm OS、Linux等等[1-2].在众多的嵌入式操作系统里,许     

考虑了表决机的TMR计算机硬件－软件系统可靠性分析

文章讨论了一个带表决机的三重冗余（ＴＭＲ）计算机的硬件－软件系统。假定系统的三个相同的处理机及表决机的寿命均服从指数分布，软件系统的失效率是与软件系统残留错误数有关的一个常数，所有的修理时间服从一般分布。从而求得了感兴趣的可靠性指标。     

New Generation Processor Architecture Research

With the rapid development of microelectronics and hardware, the use ot ever faster microprocessors and new architecture must be continued to meet tomorrow‘s computing needs. New processor microarchitectures are needed to push performance further and to use higher transistor counts effectively. At the same time, aiming at different usages, the processor has been optimized in different aspects,such as high performace,low power consumption,small chip area and high security. SOC (System on chip)and SCMP (Single Chip Multi Processor) constitute the main processor system architecture.     

基于NiosⅡ的电子收费专用芯片验证与测试平台设计

通过NiosⅡ处理器及可编程片上系统（SOPC）,设计了一套电子收费（ETC）专用芯片的验证与测试平台．该平台采用Altera CyeloneⅡ EP2C35F672C6N现场可编程门阵列（FPGA）芯片,根据ETC专用芯片的功能,对FPGA芯片内的NiosⅡ处理器核配置相关外设．并编写NiosⅡ应用软件,完成ETC专用芯片的FPGA验证和测试．实践表明。该平台可以提高系统的可复用性,缩短芯片开发周期,降低成本．