基于无理数的DES加密算法

首先介绍数据加密标准(Data Encryption Standard,DES)和高级加密标准(Advanced Encryption Standard,AES),并对其安全性进行分析,然后提出基于无理数的DES加密方案.该方案利用无理数的伪混沌特性对密钥空间进行扩展,增加子密钥产生的随机性,使得每一组16次迭代所使用的子密钥各不相同,能够以和DES相同的时间开销,获得和AES相同的密钥空间.     

简明DES加密算法实现

加密是为防止数据被查看或修改,并在原本不安全的信道上提供安全的通信信道。本文提出一种简明DES加密算法,并结合VisualBasic,很好地解决DES加密算法密钥的问题,实现了一种DES密码算法。     

基于Java的DES加密算法

使用JAVA实现DES加密数据传输的论述与实现.介绍了对称加密算法DES,给出了如何在Java中使用JCE技术实现基于DES算法的数据加密和传输.     

一种基于FPGA的通用卷积神经网络加速器的设计与实现

针对卷积神经网络中算子众多、网络结构变化迅速的特点,本文提出一种基于现场可编程门阵列(FPGA)的较为通用的卷积神经网络(CNN)加速器,可适应多种应用需求、达到较好的加速效果。该加速器采用专用的CNN指令集,可通过软件编译网络来生成指令,控制硬件灵活地实现多种网络的推理工作。在设计上,该加速器有如下几个特点：第一,采用状态握手的控制方式,让各个模块能够并行执行;第二,对FPGA的DSP进行拆分,成倍的提高计算资源;第三,通过片上RAM乒乓的方式,进一步减少MAC等待的时间,提高利用率;第四,采用类脉动阵列的形式,让工程的时序更加收敛,主频进一步提高。另外,本文还对第1层卷积以及平均池化等特殊算子,进行特殊支持来进一步提升运行性能。本文在Xilinx Kintex-7 XC7K325T FPGA上进行了实验,核心加速引擎可工作在200 MHz,卷积MAC阵列峰值算力为0.8TOPS,能效比达到63.00 GOP/(s·W)。对于YOLO V2网络,它的平均MAC利用率为91.9%;对于VGG16网络,它的平均MAC利用率为73.5%。     

高级加密算法中的列变换分析和硬件实现

在对称数据加密领域,数据加密标准由于密钥长度的限制。已不能满足当前信息安全的需求。一种基于Rijndael算法的高级加密标准正逐渐取代原算法。介绍Rijndael的算法流程,并分析该算法中的关键步骤——列变换,介绍列变换的运算规则,并给出使用该运算规则的两种具体实现方法。最后结合实际应用,描述使用可编程逻辑芯片实现列变换的要点。     

对称加密算法AES和DES的差分错误分析

分析对称加密算法AES和DES对差分错误分析的安全性.描述了一种针对AES加密算法的差分错误分析方法,通过软件模拟成功恢复根密钥.实验结果表明,只需20次左右的错误注入就能实现AES差分错误分析.提出一种新的DES差分错误分析方法,该方法与AES差分错误分析在原理上类似,软件模拟结果表明破解DES需要的错误注入次数更多.因此无任何防护手段的AES和DES加密算法很容易受到差分错误分析的攻击.最后提出引入错误侦测机制能有效抵御此类攻击.     

基于FPGA的VGA图像控制器的设计与实现

VGA（视频图形阵列）是一种标准的显示接口，伴随着嵌入式系统的迅速发展，尤其是高速图像处理的发展．埘可以将实时图像处理进行显示有了更多的需求．这里依据VGA接口原理采用了Verilog HDL语言对Altera的Cyclone系列FPGA（现场可编程门阵列）进行了设计，并验证了结果。通过采用FPGA设计VGA接口可以将要显示的数据直接送到显示器，节省了计算机的处理过程，加快了数据的处理速度，节约了硬件成本。     

一种基于FPGA的互相关函数加速器设计

为了实现实时高性能目标识别,设计了一种基于FPGA的互相关函数加速器.通过合理的硬件设计与逻辑复用,使互相关函数计算速度得到提升.实验结果表明,加速器可以高速完成互相关函数计算,满足实时高分辨率图像目标识别系统的需求.     

一种基于FPGA的高效FIR滤波器的设计与实现

该文在介绍有限冲激响应(FIR)数字滤波器理论及常见实现方法的基础上,提出了一种基于FPGA的高效实现方案.该方案采用对称结构、加法和移位代替乘法运算、优化的CSD编码、流水线和级联技术等方面对传统的设计方法进行了改进,并借助FPGA滤波器芯片和Quartus Ⅱ软件、Matlab软件对该方案进行了仿真验证.仿真实验结果表明:此种FIR滤波器的实现方法运算速度快、实时性好、节省硬件资源,其性能优于传统的FIR滤波器设计方法.     

一种基于并行模拟退火的FPGA布局算法

随着现场可编程门阵列FPGA容量的迅速增大,用户的设计编译时间也越来越长,其中以布局环节最为耗时.提出了一种基于并行模拟退火的FPGA布局算法DPSA,使用动态的交换次数更新策略.计算结果表明,在4核的实验条件下,DPSA算法比以VPR为代表的串行算法在布局速度上平均提高了2.9倍,布局质量提高了4％,并且加速性能随着CPU核心的增加具有良好的扩展性.另外,由于各线程间采用同步通信的方式,DPSA算法具有确定性的布局结果.     

基于FPGA的DES算法的并行加密技术

本文利用FPGA的高集成度,硬件加密速度快的特点,提出了利用多个DES加密器对图像、表格、传真、文字或网络数据进行并行加密,但这些加密信息必须是二进制编码。     

基于DES加密算法的数据库二级加密密钥技术

数据库加密中,主要采取敏感字段的加密设计机制,敏感字段同密钥一一对应,但如果所有的密钥全部预设势必产生新的安全问题.因此,数据库加密密钥如何产生及保管便成为重中之重.为此,可以采取一种密钥派生机制,实行二级密钥管理,包括管理密钥与加密密钥.加密密钥用于加密敏感字段,它是通过DES加密算法,对管理密钥进行的16轮加密迭代...     

基于多线程技术的DES加密算法

讨论了多线程技术应用于DES加密算法问题。用C＋＋编程，数据分析结果表明：采用多线程技术可以大幅度提高加密效率。     

基于PCMCIA接口数据加密算法的硬件实现

根据标准数据加密算法,提出了一种新的对称分组加密算法,并基于国际个人计算机存储卡协会(PCMCIA)接口标准完成了加密/解密芯片的总体设计和硬件实现.在验证系统的同时,对整个系统进行了功能仿真和性能分析,并与可编程门阵列(FPGA)仿真和软件仿真的处理速度进行了比较.在系统设计的过程中,不仅考虑可以完成单机数据加密的功能,而且还保留了网络接口,为进一步实现网络数据传输提供了依据.     

DES算法FPGA实现的研究与比较

为满足无线网络通讯的数据安全要求,提出了用现场可编程门阵列(FPGA)实现DES加解密的方案,分别以减少器件面积和增加运算速度为目标来加以实现,并对这两种实现方法进行了比较。     

基于NIOS II的3DES加密系统设计

在嵌入式加密系统中,为提高3DES算法的运算速度,提出了一种基于NIOS Ⅱ处理器实现3DES算法的设计方案。通过向NIOS Ⅱ处理器指令集增加自定义指令的方法,简化了硬件实现的复杂度,提高了软件处理的运算速度。为保证系统的安全可靠性,提出了一种密钥管理和权限管理体制。使用QuartusⅡ开发工具完成系统的设计综合。在Visual Studio测试环境下,使用66.6 MHz的系统工作时钟测得系统的3DES加解密运算速度最高可达96 Mbit/s。结果表明,该系统稳定、可靠,且具有较好的应用前景。     

DES算法通用程序的实现

DES算法是一种数据加密标准,在数据通信和计算机网络中应用很广,但大多是用硬件和汇编语言实现,用高级的通用程序实现较复杂且速度不理想。本文提出了一种用C语言实现DES算法的方法,使用了几个技巧,且速度也能满足一般网络通信的要求。     

S-盒特性与DES强度

介绍了差分密码分析，讨论了数据加密标准（ＤＥＳ）的Ｓ－盒的结构与差分特性，然后通过Ｆ－函数将Ｓ－盒的局部特性扩展到整个密码结构。为考察Ｓ－盒顺序对ＤＥＳ强度的影响，进行了大量的测试工作，指出了改变Ｓ－盒的顺序不会影响密文对明文和密钥的敏感性，并揭示了Ｓ－盒顺序的改变对密文影响的正态分布特性。以最佳概率讨论了Ｓ－盒顺序有利于抗差分密码分析，证明了Ｓ－盒顺序对抗差分密码分析是一个良好的方法。最后给出了重排Ｓ－盒的随机化算法。     

DES在数字高程模型信息伪装中的应用研究

文章探讨了数据加密标准DES算法的基本原理,结合数字高程模型的数据特点,研究了DES应用于数字高程模型数据信息伪装的方法,根据ASCII码值的转换实现其伪装过程,并通过实验分析验证了可行性。所提出的数据高程模型伪装算法迷惑性强、安全性能良好,可以为DEM数据的存储和传输提供有力的技术保障。