一种DPLL的FPGA实现及其特性仿真

基于VHDL语言设计了一种面向声波定位的数字锁相环。介绍了数字锁相环路主要模块的结构,利用FPGA实现了这种数字锁相环。通过理论与仿真分析的方法对其性能进行了研究,其技术参数符合声波多普勒频率偏测量要求。     

4mm速调管数字锁相稳频源

本文对一种采用数字鉴相鉴频器的毫米波锁相环路进行了理论分析，给出三阶环路的基本关系式和稳定性判据．计算出４ｍｍ速调管振荡器锁相环路的参数并讨论了数字鉴相鉴频器的特性．实验表明该环路容易入锁且很稳定可靠．     

一种基于FPGA的数字锁相环测速实现方法

通过锁相环路的应用介绍,说明了全数字锁相环的优点,详细讨论了如何在FPGA中利用Verilog语言VHDL语言混和实现全数字锁相测速方案和利用锁相环DPLL中,可逆计数器模值的能修改特性,来控制DPLL的跟踪补偿和锁定时间,DPLL的中心频率以及消除"纹波"的方法.     

一种参数可动态智能设置的全数字锁相环路

在采用FPGA可编程技术实现的全数字锁相环路芯片中，通过使用VHDL硬件描述语言增加锁相环状态检测功能模块，能实现对锁相环工作状态（失锁或锁定）的检测。在片外设置一CPU对锁相环状态检测模块输出的状态信号进行检测，同时依据检测结果对不同状态下环路滤波器中可逆计数器模值进行动态智能设置，能实现锁相环路在失锁时快速进入锁定状态，在锁定时消除相位抖动和提高对噪声的抑制能力，从而达到改善输出频率质量的目的。     

锁相环路计算机辅助分析的一种方法

提出了一种面向系统数学模型的模块连接式锁相环路计算机辅助分析方法，利用该方法，可对任意类型锁相环路的工作过程，时域特性，频域特性，捕捉过程及输入叠加噪声对锁相环路的影响等多方面进行计算机辅助分析，其特点是：１）原理简明，编程简单；２）不受锁上环咱阶数，输入信号形式及鉴相器类型的限制，可分析各种线性及非线性的锁相环路，适应能力强；３）可分析随机叠加输入噪声对锁相环路性能的影响，４）锁相五路各点工作状     

数字锁相环路寄生频偏的分析

本文分析了数字锁相环路的寄生频偏,它是现代通讯系统中频率合成器的重要指标之一。文中首先计算了一种取样保持鉴相器的取样纹波,其次引用文献[5]关于正弦波加随机噪声的一般理论,分析了锁相环路寄生频偏的随机特性,得出了在考虑取样纹波与噪声同时影响下寄生频偏的概率密度曲线和估算寄生频偏的公式,最后列出了寄生频偏概率密度的测量结果。     

S波段频率合成源的研制

介绍了直接数字合成(DDS)与锁相环路(PLL)的基本原理及利用DDS与PLL相结合的方法设计的频率合成源,并给出了该频率合成源的实例和达到的性能指标。     

锁相环路工作原理

锁相环路PLL是一个能够跟踪输入信号位相变化,以消除频率误差为目的的闭环自动控制系统,锁相环路PLL主要由鉴相器PD、环路滤波器LF和压控振荡器VCO组成,工作原理主要是频率牵引和位相锁定。PLL在无线电技术的许多领域,如调制与解调、频率合成、数字同步系统等方面得到了广泛的应用,已经成为现代模拟与数字通信系统中不可缺少的基本部件。     

脉冲锁相环的稳定条件

本文论证了一些常见的脉冲锁相环路的稳定条件。并给出了实现环路稳定工作的方法。     

基于TC9181的数字锁相频率合成器的设计

文章介绍了锁相环路频率合成器的基本原理,分析了集成锁相环芯片TC9181的工作特性,给出了基于集成锁相环芯片TC9181的“吞除脉冲”式串行数字锁相频率合成器设计方法,为高频频率合成器的设计提供了一个较好的思路。     

DPLL implementation in carrier acquisition and tracking for burst DS-CDMA receivers

This paper presents the architectures, algorithms, and implementation considerations of the digital phase locked loop (DPLL) used for burst-mode packet DS-CDMA receivers. As we know, carrier offset is a rather challenging problem in CDMA system. According to different applications, different DPLL forms should be adopted to correct different maximum carrier offset in CDMA systems. One classical DPLL and two novel DPLL forms are discussed in the paper. The acquisition range of carrier offset can be widened by using the two novel DPLL forms without any performance degradation such as longer acquisition time or larger variance of the phase error. The maximum acquisition range is 1/(4T), where T is the symbol period. The design can be implemented by FPGA directly.     

应用于CDR电路的DPLL设计与实现

数字锁相环(DPLL)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用,利用DPLL可以从串行位流数据中恢复出接收位同步时钟。时钟数据恢复(CDR)电路是同步光纤系统中的核心部件,性能优越的锁相环电路对CDR电路的实现有着极其关键的作用。本文介绍了一种全数字化CDR电路的设计。仿真和实验测试结果表明,该CDR电路可以对相位变化快速同步,尤其对突发数据的时钟恢复,相位抖动的消除有效。     

用有限状态机设计数控振荡器

用VHDL有限状态机设计了一种用于数字锁相环的数控振荡器,详细分析了解决相位调整和消除“毛刺”的方法,对设计实现过程中应注意的相关问题也作了具体讨论;测试和实际应用表明其性能稳定可靠。     

基于VHDL的全数字锁相环的设计

叙述了全数字锁相环的工作原理,提出了应用VHDL技术设计全数字锁相环的方法,并用复杂可编程逻辑器件CPLD予以实现,给出了系统主要模块的设计过程和仿真结果。     

高稳定BPSK信号载波相位同步算法

基于二相相移键控(BPSK)信号幅度剧烈变化会严重影响数字锁相环的环路带宽和稳定性,提出了一种数字自动增益控制(AGC)和锁相环(PLL)联合的高稳定BPSK信号载波相位同步算法.采用指数增益放大非相关反馈自动增益控制环路对输入调制信号进行幅度调整,使输出AGC的调制信号幅度稳定在预定值,再将幅度稳定调制信号输入到数字三阶PLL进行精确载波相位估计.仿真结果表明,算法避免了数字三阶PLL由于调制信号幅度变化带来的环路不稳定,且在信噪比(SNR)动态范围内,保证环路噪声性能满足BPSK信号解调的要求.     

Steady-State Performance of Kalman Filter for DPLL

For certain system models, the structure of the Kalman filter is equivalent to a second-order variable gain digital phase-locked loop (DPLL). To apply the knowledge of DPLLs to the design of Kalman filters, this paper studies the steady-state performance of Kalman filters for these system models. The results show that the steady-state Kalman gain has the same form as the DPLL gain. An approximate simple form for the steady-state Kalman gain is used to derive an expression for the equivalent loop bandwidth of the Kalman filter as a function of the process and observation noise variances. These results can be used to analyze the steady-state performance of a Kalman filter with DPLL theory or to design a Kalman filter model with the same steady-state performance as a given DPLL.     

激光通信数字环时隙同步器环路滤波器设计

以５１系列单片机为硬件平台，设计了均值法、三点法和筛选法三种数字环路滤波器算法，分析了采用这三种环路滤波器算法的数字锁相环时隙同步器的性能指标并进行了计算机仿真．仿真和实验结果表明，采用筛选法的时隙同步器具有较快的捕获速度和最好的抗噪性能，可用于强噪声环境下的激光水下通信系统     

快速高精度BPSK信号载波相位同步算法

提出了一种离散Fourier变换(DFT)和数字锁相环(DPLL)联合的二相相移键控(BPSK)信号载波相位同步算法.该算法采用平方运算和DFT对BPSK信号进行频率粗估计,通过设计数字锁相环快捕带宽,保证频率粗估计作初始频点的数字锁相环直接工作在快捕状态.数字锁相环经过约1个频率周期锁定,提供满足解调性能的精确同步载波信号.仿真表明,算法满足快速高精度载波同步要求,且避免了传统的锁频和锁相环联合算法锁定时间过长的问题.采用全数字结构,算法易于数字信号处理器(DSP)等数字芯片实现.     

一种基于FPGA精确位同步的设计与实现

详细介绍了如何在FPGA中利用VHDL语言实现数字锁相环,以便从位流数据中恢复出位时钟,以保证数据的正确解调。