一种高效并行处理结构的H.264去块滤波器(英文)

针对H.264视频编码标准中的去块滤波部分提出了一种基于时间的高效并行处理方法。为了降低对存储器的要求,同时提高中间数据的复用效率,采用了一种改进的滤波顺序,使得对外部存储器的读/写操作可以与滤波操作并行执行。另外,由于外部数据的预先载入技术,有效地降低了外部存储器的结构复杂度。与过往技术相比,这种单数据口外部存储结构的去块滤波器单宏块滤波处理周期总数减少了9·6%~74·4%,有效地提高了处理能力。     

H.264去块效应滤波器的算法设计与电路实现

H.264视频编码标准的去块效应滤波器在改善视频主观质量的同时,也引入了巨大的计算量。为了得到一个高处理能力和低电路规模的去块效应滤波器,提出一种将对外部存储器的读写操作与滤波计算并行执行的滤波算法,并给出了该算法的电路结构。基于0.18μm的工艺,用Verilog语言对该算法和结构进行了实现。结果表明,综合后电路的关键路径最大时延为7 ns,电路规模低于1.65万门,能够以111.7帧/s的帧率对1 280×720分辨率的图像进行滤波处理。与现有的设计相比,本设计节省了32.5%的面积,同时提高了79.3%的处理能力。     

H.264去块效应滤波器的算法设计与电路实现

H.264视频编码标准的去块效应滤波器在改善视频主观质量的同时,也引入了巨大的计算量。为了得到一个高处理能力和低电路规模的去块效应滤波器,提出了一种将对外部存储器的读写操作与滤波计算并行执行的滤波算法,并给出了该算法的电路结构。基于0.18μm的工艺,用Verilog语言对该算法和结构进行了实现,结果表明,综合后电路的关键路径最大时延为7ns,电路规模低于1.65万门,能够以111.7帧/s的帧率对1280×720分辨率的图像进行滤波处理。与现有的设计相比,本设计节省了32.5%的面积,同时提高了79.3%的处理能力。     

基于SIMD技术的可重构去块滤波器结构

由于去块滤波运算数据量庞大的特点以及视频解码实时性的要求,近年来,去块滤波运算的硬件加速器已逐渐成为研究的热点。从兼顾系统的灵活性与性能的角度出发,设计了一种可重构去块滤波器。与传统的支持单一标准的去块滤波硬件加速器相比,该滤波器具有以下优点:实现了一种滤波算法可配置的滤波器结构,从而可以支持多个视频编码标准;采用了基于SIMD单指令多数据流技术,实现滤波数据全并行运算,使硬件高度规整,易于芯片布局布线;设计了1个4级可配置的流水线,重构为不同视频标准的去块滤波器,复用硬件资源,提高了硬件利用率和系统数据吞吐量。用这种架构实现了1个同时支持H.264、AVS、VP8、RealVideo 4种标准的多标准去块滤波加速器,时钟频率为200 MHz,能够用于多标准高清视频的实时滤波处理。     

可配置并行HEVC去块滤波VLSI设计

提出了一种滤波单元数可配置的HEVC去块滤波器VLSI结构。通过对HEVC的去块滤波算法分析,针对滤波块间相互独立进行滤波的特性,设计了滤波单元数可配置的并行结构。该结构将滤波单元设计成基本单元,数量可调节。在提高了吞吐率和计算效率的同时,解决了VLSI设计中面积过大的问题。并设计了转置模块,有效地对数据进行调整,以提高流水线运行效率。在SMIC 0.13μm工艺库下,进行逻辑综合,滤波单元采用4个,系统总门数为59.7K。在时钟频率300MHz下,可处理3840×2160@33fps的视频序列。     

片上系统中外部存储控制器的设计与优化

针对片上系统(System on Chip,SoC)中多主设备、多猝发操作的访问特点,提出并实现了一种新的片内总线访问外部存储器的结构,并对核心模块的设计与优化进行了分析.该结构通过分割传输方式使内部总线平均利用率提高了29%~34%;并且,通过对SDRAM控制模式的动态切换有效地降低了外存读写延迟和功耗.     

现场可编程门阵列实现液晶显示控制的新方法

提出了一种用现场可编程门阵列实现阵列式液晶显示控制的方案.采用总线窃取的存储器操作方法,使外部对存储器的操作请求与显示页扫描完全独立,避免了数据读写对屏幕显示的干扰.为提高控制器对色彩的操控性能及屏幕显示效果,提出了一种多层多分块的存储器组织构架,允许在小容量存储时采用单页伪彩显示,而当存储容量扩大时自动支持多页真彩显示.在屏幕写入操作功能上,可以实现与任意指定块对应位置值的逻辑操作,为写屏操作提供了更为方便灵活的方法.     

基于快速边界强度判定的H.264去块滤波新算法

在H.264/AVC标准中,去块滤波是提高图像质量和压缩效率有效手段,但其计算复杂度所占时间极大.在整个滤波过程中,边界强度(Bs)的计算复杂度的计算时间几乎占90％,在重点分析H.264的去块滤波的Bs判定准则之后,提出一种基于快速Bs判定的H.264去块滤波优化算法(FF算法).通过实验数据分析,FF算法能够有效地确保视频序列的编解码质量,并比JM中基准算法降低了近50％的Bs判定时间及近20％的滤波时间;与其他改进滤波算法相比也有自身优势,因此,FF算法能够有效地降低去块滤波中的计算复杂度,有助于视频序列实时传输的实现.     

路面三维数据去噪算法

为了满足路表三维形态精确重构和路面病害检测与特征提取的要求,针对路面激光三维成像系统,结合数字图像滤波处理技术,提出了一种双相标准差滤波法与基于组合结构元素的级联形态学滤波算法相结合的去噪方法,即先对路面三维数据进行双相标准差滤波处理,然后再对其进行基于组合结构元素的级联形态学滤波处理。对整个三维数据、行数据、列数据3个方面进行去噪效果分析。研究结果表明:双相标准差滤波法能够很好地滤除高信噪比情况下的脉冲噪声干扰,同时保持路表完整的三维图像细节;基于组合结构元素的级联形态学滤波在低信噪比情况下能有效滤除路表三维数据毛刺类背景噪声的干扰;将这2种滤波算法结合可使总噪声、行噪声、列噪声均获得比中值滤波更好的去噪效果。     

有效利用片上分块存储器

为了提高嵌入式多媒体应用的实时性能,提出了一种最大化数据并行访问以便充分发挥CPU处理能力的片上存储器分配方法。CPU指令的并行数据访问以及CPU与直接存储器存取(DM A)的并行访问都可能导致冲突,片外存储器的慢速存取也会导致CPU流水线停止。根据CPU处理数据的需要分配片上存储器,采用DM A动态地将数据转移到片上,减小存取慢速片外存储器带来的延时;充分利用CPU多条数据总线并行访问多个存储器块的能力和双端口存储器(DARAM)一个周期两次访问的能力,减小存储器带宽的限制。实验结果表明:合理分配存储器,程序执行时间最多减少了48%。存储器分配该方法简单,易于实现。     

一种新的H.264/AVC标量量化并行VLSI结构

针对H.264视频编码标准关键技术52级标量量化的VLSI实现过程中,传统结构的速度和面积不能有效满足H.264在高速高并行编码应用中的实时要求,通过采用部分CSD码无符号压缩移位加法树、参考电平连线、对量化系数和步长重新进行分组分段编码等方法,有效替代了H.264标量量化过程中出现的矩阵乘法、查表、除法等不利于硬件加速的算法,提出了一种非常适合流水加速的基于4×4块并行的VLSI结构,通过控制级联加法器级数就可以有效调节其速度性能,当级数为2时,其块处理速率可以达到121.6MHz, 能够满足4096×2304@120Hz视频的实时处理要求。该结构在面积和功耗方面较传统结构也有较大的改进,采用SMIC 0.13μm工艺单元库,综合时钟频率设为100MHz时,等效门和功耗分别节省了38%和30％。     

一种适用无线视频通讯低复杂度H.264 VBSME VLSI结构

针对无线视频通讯H.264编码器关键技术VBSME VLSI实现,提出了一种低复杂度结构,该结构由宏块输入缓存器,17×16 蛇形扫描寄存器阵列, 8×8 PE阵列,4×4 SAD加法树和四步可变块运动矢量生成器组成。在有效保持所有的H.264宏块特性的基础上,相对于宏块级的VBSME结构,通过采用新提出的四步可变块运动矢量生成器和双时钟频率调谐技术,主要的数据通道宽度缩减到25%, 硬件代价缩减到37％,关键路径延时由9.8?ns减少到8.2?ns,功耗约降低了50.3％。     

分像素插值算法的VLSI实现

针对H.264/AVC标准中分像素插值运算复杂度高和存储访问量大的问题, 提出新的分像素插值算法。该算法采用易于硬件实现的4阶滤波器取代6阶滤波器进行分像素插值; 基于算法给出了一种1/4像素精度的8×8 块插补流水线结构。经性能分析和滤波器结构比较表明, 该结构在一个时钟内可以完成32个1/2像素位置的插值运算, 可应用于所有大小块, 且有面积小, 速度快的特点。实验结果表明, 与H.264标准相比, 该算法可以降低15%的空间复杂度, 提高了峰值信噪比, 降低了比特率, 提高了编码性能。     

H.264/AVC编码器中运动估计的低代价VLSI实现

通过对运动估计算法进行优化, 提出一种应用新型存储结构的流水线实现结构。通过采用合适的搜索策略、高效的率失真优化代价计算和插值部件、创新的存储结构及优化的数据流调度, 实现具有低硬件代价和存储访问的快速运动估计。该设计在SMIC 130 nm工艺下综合, 时钟频率可达到167 MHz, 消耗181.7 K逻辑门和13.8 KB存储, 相比同类设计具有更高的硬件效率。该设计集成在一个H.264/AVC编码器中进行FPGA原型验证和VLSI实现。 SMIC 65 nm工艺下, 整个芯片面积为1.74 mm×1.74 mm, 工作频率为350 MHz, 可以支持实时高清(1080P@60fps)编码。     

基于能量和方差的鲁棒自适应视频水印算法

为了提高水印的鲁棒性同时兼顾视频主观质量和水印不可见性,提出一种基于FZDH的自适应视频水印嵌入技术．该算法依据人类视觉掩蔽特性,计算帧中各块方差和能量值,按照两值大小自适应的选择水印嵌入范围和嵌入强度．通过采用高斯白噪声和椒盐噪声对H．264／AVC压缩编码后的水印视频进行攻击,比较本方案与原算法在抗噪声和抗压缩方面的能力．仿真实验表明,本方案比传统算法具有更强的抗压缩和抗噪声能力．     

一种H.264／AVC解码器关键技术的设计

本文提出了H.264/AVC解码器的系统结构及其核心单元总体结构的设计研究方案.重点包括系统的流水线设计、双总线设计以及IDCT变换、帧内预测、帧间运动补偿等关键模块的设计与大规模逻辑实现.硬件解码部分在200 MHz 系统时钟时可以实时解码H.264 High 4:4:4 profile 4.0 level码流.     

上下文相关算术编码的VLSI结构设计

由于上下文相关算术编码(CAE)方法的良好压缩特性，使其适用于二值形状视频对象的编码．然而CAE配编码所消耗的运算资源较大，不能满足实时视频编码的要求．为了有效减少数据载入次数，提出一种高效的上下文相关算术编码(CAE)的VISI结构．采用延迟线结构保存输入像素，使其在以后的处理中重复利用．实验结果表明，采用这种结构，有效减少了存储器的访问次数，在计算概率索引时，避免了加法操作，从而达到了利用较少的门电路实现高效编码的设计目标．     

帧内预测在多核系统上的并行实现

由于H.264的帧内预测造成了I帧的宏块具有数据依赖性,导致多核系统无法并行处理。针对这种情况,分别对intra4×4和intra16×16类型的宏块进行处理。如果当前宏块是inra4×4类型,则解码完毕任一处于最右边一列的子宏块后就通过邮箱把数据发送给下一个宏块以开始其帧内预测。如果当前宏块是intra16×16类型,则首先对最右边的一列数据进行帧内预测,然后和残差数据相加,得到解码后的数据并通过邮箱传送给下一个宏块以开始其帧内预测。分别对相邻宏块的4种情况做了详细的分析,给出了其并行方法。仿真结果表明,使用该方法后,单个宏块解码时间减少,DSP访问存储器的次数减少。多核系统的并行度得到提高。     

H.264/AVC帧内预测器的VLSI实现

提出了一种帧内预测电路的实现方法,在舍弃了平面预测模式情况下,通过多路选择器选择不同加法路径,和大量共用加法器,以较小代价实现了帧内预测所有剩余的预测模式。在基于SMIC CMOS 0.18 μm最坏工艺条件下,电路规模仅为4000门,关键路径延迟为5.7 ns。