CRC辅助PC-polar码的新颖编码算法

针对奇偶校验极化(parity-check polar,PC-polar)码中奇偶校验码检错效率低而导致纠错性能不佳的问题,提出了一种循环冗余校验码辅助PC-polar码的新颖编码算法。用奇偶校验(PC)比特和高汉明权重的冻结比特替换低汉明权重的信息比特来优化极化码的距离谱,并结合5位循环位移寄存器优化PC码的校验函数,再在PC-polar码中加入检错效率较高的循环冗余校验(CRC)码,最后通过控制变量法确定了2种校验码的数量。仿真结果表明,该算法构造的CRC-PC-polar(CRC8,PC6)码在误块率(BLER)为10^-5时,与PC-polar码、CRC-polar码和segmented-CRC-polar码相比分别有0.4dB、0.1dB、0.2dB的净编码增益。由此可知,提出的算法能够改善PC-polar码的纠错性能。     

基于欧氏几何的量子CSS码的构造

利用有限几何中的点和线,构造出低密度奇偶校验(LDPC)码的校验矩阵.根据这种LDPC码的特点,通过对校验矩阵的行或列变换得到其对偶码,从而获得基于CSS码的量子LDPC码.以量子码(15,4)为例,验证了这种量子LDPC码构造算法的可行性.在仅考虑比特翻转信道下对该量子码进行性能分析,结果表明用这种方法易于得到其对偶码,并且得到的量子码比经典码有更好的性能.     

基于译码可靠性的系统Polar码删余方法

为了研究删余系统Polar码的性能,提出了一种基于译码可靠性的系统Polar码删余方法.考虑到信道噪声对不同码字比特译码结果的影响并不相同,通过高斯近似的方法计算码字中每个比特的译码可靠性值并对其排序,选择可靠性值较低的码字比特位置作为删余位,构造删余系统Polar码.分析了不同删余方法对误比特率(BER)性能的影响,并将系统Polar码与非系统Polar码的性能进行了对比.仿真结果表明:在同等删余码率下,基于译码可靠性删余法的Polar码性能优于随机删余法的Polar码性能;与等条件下非系统Polar码相比,基于译码可靠性删余法的系统Polar码具有更好的误比特率性能.     

低密度校验码的混合比特反转译码算法

提出了低密度校验(LDPC)码的混合比特反转(HBF)译码算法,该算法充分利用了LDPC码置信传播(BP)输出的软信息,对经典的比特反转(BF)算法的误码性能有明显改善.AWGN信道下的仿真结果表明,在相同的译码复杂度情况下,HBF算法的性能明显优于BP算法,并呈现出更低的误码平台.     

基于LDPC优化图结构的ACE改进算法

为了进一步提高LDPC码的性能,利用外在信息度(EMD)能准确表示环外节点的情况,构造了优化的LDPC码.同时,对构造过程中出现连通性较差的短环,采用破环(Cycle Removal)操作来改善二部图局部的连通性.实验结果证明:在码长、码率和度分布相同的情况下,它较好的提高了码的性能.     

Polar码M-QAM系统编码码率及误比特率性能

将Polar码与高阶调制相结合,构成级联Polar码多级正交幅度调制(M-QAM)系统.为该级联系统提出了确定性比特信道熵参数,解决了级联系统Polar编码信息比特位的选取问题;同时,利用比特信道熵的累积概率分布,分析了Polar码码长和比特信噪比对级联系统中Polar码无差错传输最大可达码率的影响.通过对级联系统在16QAM和64QAM两种调制方式下系统误比特率性能的仿真发现;级联Polar码64QAM系统比级联Polar码16QAM系统具有更快的误比特率下降速度和更高的比特信噪比效率.     

基于比特可靠性的改进HARQ星座图重排技术

研究采用低密度奇偶校验(LDPC)码和64QAM调制的Chase合并型混合ARQ(HARQ)系统. 提出一种适用于任意重传次数的星座图重排(CoRe)搜索算法,根据该算法搜索得到采用星座图重排的HARQ优化方案. 仿真结果表明,所得优化方案能够有效地降低多次重传合并后比特间的可靠性差异,显著提高系统的误比特率(BER)性能和信息传输效率.     

HSDPA系统中高码率混合重传协议映射准则优化

针对高速下行分组接入(HSDPA)系统中的混合重传(HARQ)协议,提出适用于高码率Turbo码的全增余(FIR)和部分增余(PIR)型的映射准则优化方法. 分析了不同编码比特的重传优先级,通过向高优先级的比特提供高可靠性差错保护实现不等差错优化,并且在优化策略中使不同编码比特在初始传输和重传过程中的可靠性度量尽可能均匀. 仿真结果表明,在高码率的全增余和部分增余型HARQ协议中,优化策略能够提高系统性能,而复杂度不会有明显增加.     

基于Polar码的BICM系统在AWGN信道中的性能

为了研究Polar码在编码调制(CM)系统中的性能,提出了一种基于Polar码的比特交织编码调制(BICM)系统.分析了高斯白噪声(AWGN)信道中不同调制方式对系统误比特率(BER)性能的影响,并将所提系统的BER性能与基于低密度奇偶校验(LDPC)码的BICM系统性能进行了对比.仿真结果表明,在QPSK调制下,基于Polar码的BICM系统与基于Polar码的无编码调制系统的BER曲线几乎完全重合;而在16QAM调制下,当码长较大时,基于Polar码的BICM系统较基于Polar码的无编码调制系统最大节省0.8 d B的比特信噪比.当信道编码码长为1 024、码率为0.5时,在中高比特信噪比区域上,基于Polar码的BICM系统可比基于LDPC码的BICM系统获得至少2 d B的比特信噪比增益.     

符号交织串行级联CPM系统优化设计

针对符号交织串行级联CPM系统中外码性能越好,接收端迭代译码后系统性能反而越差问题,研究了一种新型的符号交织串行级联CPM方案,该方案结合符号交织和比特交织的特点,在译码时延几乎不变前提下,对每一符号帧映射前的比特信息序列进行比特置换优化.相比符号交织串行级联CPM方案,采用本文所提的优化方案,能加快接收端译码迭代收敛速度,同时外码的性能也可直接影响到符号交织串行级联CPM系统的性能.     

一种基于LT码的不等错误保护方法

针对在各种恶劣的信道环境中优先保证码流中相对重要数据的正确传输问题,提出了一种改进的基于LT码的不等错误保护(UEP)方案.首先在分析了目前基于LT码的UEP方案中因数据简单舍入操作可能带来性能恶化问题的基础上,提出了将度分布修正系数修改为优先级和输出节点度数的函数并且在计算重要数据节点的度数时采用按概率上下取整操作的改进方案,克服了目前方案中存在的性能恶化问题;然后推导了其在BEC信道中采用最大似然概率(ML)译码时UEP性能的理论上下界;最后对其在多进制删除信道中采用置信传播(BP)算法译码时的UEP性能进行了仿真实验.理论分析和仿真实验的结果都显示,与目前方案相比,该改进方案具有较好的UEP性能,同时增强了设计的灵活性.     

一种扩展部分BCH码纠错能力的方法

提出一种简单的查表译码算法以扩展某些BCH码的纠错能力.首先搜索出BCH(n,k,t)码能够纠正的码重为t 1的错误图样,再将这些错误图样与码重小于t 1的错误图样放在一起,根据它们对应的伴随式大小进行排序,优化存储于硬件设备中,从而进行查表法译码.仿真表明:对于BCH码,采用这种译码方法,在相同的码长和信息比特数的条件下,能够比一般的BCH译码方法纠正更多错误,而且译码电路相对简单,译码速度快.这种提高纠错能力的译码方法对所有的二进制线性循环码都是适用的.     

Space-time Block Codes Based on Quasi-Orthogonal Designs

IntroductionSpace timecodingisanewencodingandsignalprocessingtechniqueinmobilecommunicationsystem ,whichtransmitsandreceivesinformationusingmultipletransmitantennasandreceiveantennas[1].Space timeprocessingcan greatlyimproveinformationcapacityandinformationrate[2 ].Space timecodeisdividedintospace timetrelliscodeandspace timeblockcode[3].Space timeblockcodecanachievefulldiversity .Thecodeputforwardin[4]can providemaximum possibletransmissionrateaswellasprovidingfulldiversity .Itisprovedin[4]t…     

一种基于RAM的QC-LDPC码新颖编码架构研究(英文)

为了提高LDPC编码器的数据吞吐率,提出了一种基于RAM的改进型准循环LDPC码(quasi-cyclic lowdensity parity-cheek,QC-LDPC)的编码器实现方法。采用RAM存储校验位,并引入指针来指示RAM的地址方法,从而取代传统编码架构中的移位寄存器,使编码过程通过对RAM的读写操作实现,校验位序列也通过对RAM的读操作串行输出。由于该编码器没有使用移位寄存器以及并串转换电路,从而大幅度节约了硬件资源并提高了数据吞吐率。     

LDPC-SPC乘积码

提出了一种LDPC-SPC乘积码。该乘积码以低密度奇偶校验（low density parity check,LDPC）码为水平码,单奇偶校验（single parity check,SPC）码为垂直码。给出了LDPC-SPC乘积码的硬判决译码算法和软判决译码算法。利用这些译码算法,LDPC-SPC乘积码能够在不同的LDPC码字之间交换比特置信度信息,完成译码。仿真结果表明,以长度8064 bit,码率1/2的LDPC码为基础构造的LDPC-SPC乘积码,能够有效地降低该LDPC码的误码平层,并且在误码率为10-7时,乘积码取得了超过LDPC码0.3 dB的性能优势。     

编码M进制正交调制的性能评估

基于M进制正交调制的软比特输出特性，对不同编码条件下的M进制正交调制性能进行了仿真评估。结果表明，与二进制卷积码和Turbo码相比，非二进制双k码作为一种误比特率、计算量及译码时延的折衷方案，可以应用于正交调制系统。     

低密度奇偶校验码迭代译码算法的误码平台特性

为研究低密度奇偶校验(LDPC)码在采用不同译码算法时的误码平台特性,利用硬件仿真系统实际测试数据,对LDPC码采用不同迭代译码算法的误码平台特性进行统计分析。分析结果表明:LDPC码采用和积(SP)算法或修正最小和(MMS)算法译码失败后,残留错误比特数目一般很小;因此,LDPC码可作为级联码的内码,实现极低的误比特率。与MMS算法相比,SP算法译码后错误码字中的残留错误比特通常更少,更适合级联码。基于上述分析设计的级联码可以在较低的门限下实现低于10-10的误码率。     

一种基于RAM的QC-LDPC码新颖编码架构研究

为了提高LDPC编码器的数据吞吐率,提出了一种基于RAM的改进型准循环LDPC码(quasi-cyclic low density parity-cheek,QC-LDPC)的编码器实现方法.采用RAM存储校验位,并引入指针来指示RAM的地址方法.从而取代传统编码架构中的移位寄存器,使编码过程通过对RAM的读写操作实现,校验位序列也通过对RAM的读操作串行输出.由于该编码器没有使用移位寄存器以及并串转换电路,从而大幅度节约了硬件资源并提高了数据吞吐率.     

基于QR码的广义LDPC码的设计与译码算法的研究

广义低密度奇偶校验(generalized low-density parity-check,GLDPC)码可以降低原始低密度奇偶校验(low-density parity-check,LDPC)码的错误平层,但传统GLDPC码的构造方法会造成码率损失较大.鉴于此,采用平方剩余(quadratic residue,QR)码作为分量码,提出一种新颖的GLDPC码构造方法,并设计相应的译码算法.统计给定码字的陷阱集,并利用陷阱集挑选变量节点作为QR码的信息位;把QR码变量节点的校验位补全在原始LDPC码后,从而构造一种GLDPC码,设计出一种适合GLDPC码的两阶段译码算法.仿真结果表明,这种GLDPC码构造方法码率损失比较小,在BER为1×10-9时,GLDPC码与原始LDPC码相比,得到了约0.3 dB的增益.     

基于数据打孔混合ARQ方案的低密度奇偶校验码构造方法

为了在不增加低密度奇偶校验码编译码复杂度的条件下,改善数据打孔混合重传请求的系统吞吐量,给出了一种改进的矩阵构造和打孔方案,增强了校验比特的可靠度并提高了打孔译码的性能.由于每次重传接收端要做2次迭代译码,所以同时优化这2次迭代译码的噪声门限值,用密度演变算法给出了一种更加适合该协议的非规则分布.数据吞吐量的仿真结果显示,改进分布和构造的码字明显优于原有的码字.