基于FPGA的WIMAX LDPC码译码器设计与实现

提出了基于TDMP-NMS算法的部分并行LDPC码译码器结构,其具有TDMP算法译码收敛快和NMS算法保持较好误码率性能下实现简单的优点.该译码器支持WIMAX标准中所有码长和码率LDPC码的译码.设计了一种基于桶形移位寄存器的重组网络单元,实现了对该标准中19种码长LDPC码译码的支持.采用一种适合于TDMP算法及其各种简化算法的动态迭代停止准则,使译码器能根据译码情况自适应地调整迭代次数.结果显示所提方案在提高译码器吞吐率的同时有效减少了译码器的硬件资源消耗.     

一种新颖的并行Turbo译码器存储方案

研究了一种在并行Turbo译码器中同时进行存储器访问的新颖的存储方案.该方案采用了图论中的节点着色法,与其他也在存储器中采用的非规则方法相比,所需的存储块(RAM)要多2~5块,但当码长变化时,这种配置方法更简单,可以在片上实时实现.实验表明,对于中高速的译码器(40~100 Mb/s),其硬件开销对3GPP标准中的交织器依然是可以承受的.     

基于改进双参数算法的LDPC编译码器设计

室内信道环境特点要求超宽带(UWB)通信系统的信道编译码器具有高吞吐率和兼容不同码长码率等特点.该文提出一种选取校验矩阵的改进双参数算法和一种环形Manchester进位链高速加法器电路单元,改进了低密度奇偶校验(LDPC)码的编译码器设计,使它兼具原双参数法的高纠错性能和单参数法的高吞吐率优势,并能动态地配置码长、码率、校验矩阵等参数.该LDPC编译码器已应用于室内超宽带无线传输系统.理论分析和实际测试表明,该算法和电路改进能够实现高数据吞吐率,并保证系统性能.     

一种DVB-S2中低复杂度的LDPC编译码研究

针对第二代卫星数字视频广播标准（second generation satellite digital video broadcasting standard,DVB-S2）中低密度奇偶校验码（low density parity check codes,LDPC）的校验矩阵的存储结构特点,采用了改进的码字构造方法进行编码,进而用类似的方法推导出了校验矩阵,克服了仿真过程中的数据溢出现象。通过对译码算法的比较,采用了降低复杂度的最小和译码算法,并对不同码率的LDPC码的性能进行了仿真比较。从译码器的硬件实现角度考虑,提出用定点代替浮点表示,研究了译码迭代次数和译码器接收数据和译码中间变量的量化对性能的影响。仿真分析,该研究以很小的性能损失在存储量和运行时间等方面降低了译码器的硬件实现复杂度,进而降低了整个无线接收系统的延时和功耗,为硬件实现提供了理论依据。     

分块低密度校验码与高速部分并行译码器联合设计方案

提出一种联合构造规则低密度校验(LDPC)码的方案.通过该方法构造的规则LDPC码不仅具有良好的纠错性能,而且适合于采用部分并行结构的译码器来实现高速译码,从而使得所构造的LDPC码在硬件复杂度与译码吞吐量之间具有较好的折衷.该译码器可兼容多种码长、多种码率的LDPC码,因此只需要设计一个译码器,就可以完成对具有相同列重的不同LDPC码的译码.     

卫星广播新标准DVB-S.2浅谈

DVB-S作为当今广播电视领域的主流卫星传输标准,自20世纪90年代初问世以来,在世界范围内得到广泛应用。随着相关科学技术的发展,出现了一种新的卫星广播标准——DVB-S.2。就DVB-S.2中使用的新技术作了简单的阐述。     

基于杨辉三角结构的 QC-LDPC 码构造

针对准循环低密度奇偶校验(QC-LDPC)码中准循环基矩阵的移位系数确定问题,提出基于杨辉三角结构的确定方法。该方法构造的校验矩阵不含四环,移位系数由简单的数学表达式确定,编码复杂度与码长呈线性关系,节省存储空间,对码长和码率参数的设计具有较好的灵活性。仿真结果表明:在加性高斯白噪声信道和BP译码算法下,该方法构造的码字在误比特率为10-4时,信噪比优于随机LDPC码接近0.3 dB,在误比特率为10-6时优于DVB-S2标准的LDPC码0.2 dB,并可以获得与IEEE 802.16e码相一致的性能。同时表明合理的选择循环移位矩阵的尺寸,可以改善码字的误比特率性能。     

Turbo码SOVA译码器的系统仿真及性能分析

主要分析了3GPP标准中Turbo码采用SOVA译码器的译码性能.3GPP标准中给出了1/3Turbo码的编码结构和交织器设计方案,但未能给出译码方案.作者对帧长为4000bit的Turbo码,采用了SOVA译码器进行建模仿真.比较了SOVA译码器与MAX＿LOG＿MAP译码器译码的性能和实现复杂度.本文作者认为,从综合算法的性能、计算复杂度和时延等方面来考虑,SOVA译码器作为Turbo码的译码是一个比较好的选择.     

定码长多码率QC-LDPC码的构造

通信系统通常需要支持多种码率的信道编码以适应不同的信道条件。为了简化系统实现的复杂度,该文提出了一种码长固定、兼容多码率、准循环低密度奇偶校验(QC-LDPC)码的构造方法。该方法利用修正的渐进边增长(PEG)Reed-Solomon(RS)码算法生成母码的校验矩阵,结合校验矩阵的行合并得到具有相同结构的多码率QC-LDPC码的校验矩阵。在译码时多码率LDPC码可以共用同一个译码器,从而大大减少了译码的硬件资源。实验结果表明:该方法生成的多码率LDPC码的性能均优于第二代欧洲数字地面电视广播传输标准(DVB-T2)中对应码率的码,且译码器硬件资源与单码率的LDPC译码器相当。     

卫星数字广播电视中级联码的研究

在通信产业发展的历史中,DVB-S是最成功的标准之一。2005年4月18日,DVB-S2又获得ETSI(欧洲电信标准协会)批准。DVB-S2是在DVB-S成功的基础上设计的,DVB-S2的指导思想是在合理成本的基础上提供比现有的标准更灵活、性能更好的服务。     

非规则低密度奇偶校验码译码器的结构设计和优化

提出了一种通用的非规则低密度奇偶校验码译码器,可适用于通过单位阵准循环移位扩展构造的任意行重非规则LDPC码.该译码器通过调整译码存储单元的存储内容而节省了一个交织网络.同时,针对处理非规则LDPC码译码过程中由行列重差异所引起的流水冲突,提出了优化的插入空闲等待时钟周期方法以及预处理方法,有效地避免了流水冲突,从而保证了该译码器的高吞吐量以及译码性能.     

面向磁记录信道的原模图LDPC码译码器的FPGA设计

针对传统原模图低密度奇偶校验（low density parity check,LDPC）码在译码硬件实现中,由于采用随机扩展方式,导致数据拥塞和布线困难,继而产生译码延时和资源消耗的提高及吞吐量的下降问题,通过2步准循环扩展得到了适于硬件实现的码字结构,设计了一种面向磁记录信道的原模图LDPC码译码器。该译码器信息更新采用基于TDMP（turbo decoding message passing）分层译码的归一化Min-Sum算法使得译码器具有部分并行架构;同时为了降低译码时间及功耗,给出一种低资源消耗的提前终止迭代策略。硬件实现结果表明,该译码器的译码性能十分接近相应的浮点算法,在低资源消耗的前提下,工作频率可达183.9 MHz,吞吐量为63.3 Mbit/s,并可同时适用于多种原模图LDPC码。     

基于DTMB标准的新型LDPC译码器实现

针对中国数字电视地面广播标准(DTMB),提出一种新的半并行结构的LDPC译码器.该译码器采用分层消息传递机制,与传统的泛洪传递机制相比,减少了迭代次数,提高了译码器吞吐率;同时,通过切割子矩阵的方法,进一步提高译码器的串行度,降低了译码器硬件资源的占用.最后,译码器采用了一种基于桶形移位器的交叉网络来传递数据,不仅降低了连线复杂度,而且在不改变硬件结构的情况下,可以同时支持DTMB系统三种码率的LDPC译码.     

基于归并算法的高速LDPC流水线译码器设计与实现

LDPC码是一种纠错能力极强的编码,已广泛用于新一代数字电视,深空探测,卫星通讯等多种领域,基于不同要求出现了许多不同的编码标准,所以定制化的LDPC码译码算法的硬件实现已成为当今的研究热点之一。为满足卫星通信中高速数据传输的需求,使用LDPC码Normalized最小和译码硬件实现算法以及归并算法原理,并结合FPGA适合并行计算的特点,提出一种基于流水线的部分并行LDPC译码的FPGA设计,通过仿真和实验,最终完成满足卫星高速通信需求的LDPC译码器设计。最终使用Altera公司FPGA上完成译码器设计,整个系统在时钟频率为150 MHz的条件下,数据处理速率达到1.5Gb/s以上,数据吞吐率达到750 Mb/s纠错性能优异,完全满足卫星高速数据处理要求。     

基于DVB-S2的高速多码率LDPC编码器的FPGA设计与实现

针对DVB-S2标准中的低密度奇偶校验(LDPC)码,提出了一种LDPC编码器设计结构. 该结构巧妙地利用了输入数据的随机特性,显著降低了计算电路的功耗. 在此基础上,提出了两路并行的编码器设计方法,将编码器可处理的信息速率提高到原来的2倍. 在现场可编程门阵列(FPGA) XC4VLX25-10SF363上实现了两路并行的多码率LDPC编码器. 经实验测试表明,编码器工作稳定,处理速率高达328Mbit/s,可满足同步数字传输体系(SDH)高速传输的应用需求,同时,该编码器具有通用性,经过重新配置可实现具有类似校验矩阵的LDPC编码.     

Theoretical analysis of pilotless frame synchronization for LDPC code using Gaussian approximation

The pilotless frame synchronization approach and implementations of LDPC code are the crucial issue of LDPC decoder. The Maximum-A-Posteriori probability( MAP) decoder has a perfect frame synchronization error rate( FSER) performance. In this paper,a theoretical derivation of the FSER performance of pilotless frame synchronization for LDPC code is presented. The FSER performance by theoretical analysis coincides well with that by simulation in additive white Gaussian channel and Rician fading channel. So it is estimated the FSER performance of an LDPC code by theoretical analysis can be used instead of the simulations which are much more time-consuming.     

基于QR码构造的QC-LDPC码译码器设计与实现

基于平方剩余(quadratic residue,QR)码构造的准循环低密度奇偶校验(quasi cyclic low-density parity check,QC-LDPC)码的行重通常比较大,硬件实现时译码器消耗的资源也就较多。设计了一种在资源占用率和吞吐率方面较为平衡的部分并行结构的分层译码器。该译码器采用分层修正最小和算法(layered normalized min-sun algorithm, LNMSA)实现,利用部分并行结构同时处理层内连续n行;在变量节点后验概率信息的存储结构上,将连续的n个信息合并为1组,连续的2组采用2个随机存取存储器(random access memory, RAM)进行交替存储;在求取最小值和次小值时,将输入信息分为4组,再从4组中分别获取最小值比较出全局最小值和次小值,从而有效地降低了最小值和次小值比较运算的复杂度。在码长为2040、码率为0.83的码字和Xilinx Virtex-6开发板的测试环境下,译码器最大时钟频率可达166.7 MHz,吞吐量可达447.5 Mbit/s。     

一类规则LDPC码构造及其部分并行译码器设计

最近,LDPC(Low Density Parity Check)码引起了广泛的关注,但由于在实际的运用中缺乏有效的译码器硬件设计方案,从而使得LDPC码的运用受到一定的限制.本文提出一种译码联合构造LDPC码的方法,通过此方法构造的(j,k)规则LDPC码不仅具有很好的纠错性能,同时适合用部分并行来实现译码.     

基于FPGA的准循环LDPC码低时延译码器设计

针对准循环低密度奇偶校验码(LDPC码),提出一种基于FPGA的低延时译码器硬件实现结构. 该译码器基于最小和译码算法,充分利用FPGA的RAM存储结构及流水线运算方式提高译码吞吐量,降低译码时延. 该结构适用于大部分准循环LDPC码,且译码迭代一次只需约2倍缩放因子大小的时钟数量. 与非流水线译码结构相比,在不增加资源占有率的情况下,译码时延降低到原来的1/7.