GP在数字电路自动设计中的研究初步

提出一种新的基于GP和VHDL结构描述的数字电路自动设计方法,介绍了该方法的设计思想和设计流程。算法中染色体用树结构来表示数字电路的结构,同时建立VHDL的结构描述和树结构的对应关系,采用基于真值表的适应度评价方法,实现GP操作。GP操作独立于可编程器件,使得进化的速度大大提高。最终进化结果是一个具有良好易读性和可移植性的采用结构描述VHDL程序。用半加器的设计进行了实验验证,得到了符合要求的VHDL程序。     

基于FPGA演化硬件控制模块的设计

简单介绍了演化硬件的概念及工作原理,详细论述了演化硬件中控制模块的设计方法,并给出了控制模块部分VHDL设计程序代码和仿真波形。最后,提出了进一步实现演化电路的研究路线。     

硬件描述语言VHDL到Verilog的翻译

分析了两种常用硬件描述语言 Verilog和 VHDL的语言特征 ,找出它们之间内在的对应关系 ,并阐述了由 VHDL向 Verilog语言翻译的实现方法。这对于硬件设计具有辅助作用     

分布式VHDL模拟算法

主要介绍了分布式并行VHDL模拟算法。此算法根据电路本身的并行特性，使用多年来处理单元行模拟VHDL模型电路，因此可以极大的提高模拟速度，但仍需要进一步的研究。     

基于CPLD单双极性码转换电路的设计与实现

以某型飞机无线电高度表检测仪研制为背景,通过采用CPLD器件和VHDL硬件语言,设计实现了一种能替代该无线电高度表检测仪检验组合功能的单双极性码转换电路,并给出了VHDL程序和相应的时序仿真波形。     

VHDL语言在EDA开发软件MAX+PlusⅡ之应用

介绍了EDA开发工具软件MAX+PlusⅡ的主要功能;VHDL语言在进行硬件电路描述时所具有的多层次描述系统硬件功能的能力,以及在程序编译时易出现的问题.     

从Verilog到VHDL的翻译器VtoV的设计与实现

研究硬件描述语言Verilog和VHDL共有的语言特性,研制SUN SPARC2工作站环境下的翻译系统。在SUN SPARC2工作站平台上使用C＋＋提取出一个组通用的硬件数据结构,可以进行代码重用。在SUN SPARC2工作站上设计和实现了一个从硬件描述语言Verilog到VHDL的翻译器VtoV。该翻译器能够实现从Verilog的行为子集到VHDL的转换。     

VHDL语言在EDA开发软件MAX＋PlusII之应用

介绍了EDA开发工具软件MAX PlusII的主要功能；VHDL语言在进行硬件电路描述时所具有的多层次描述系统硬件功能的能力，以及在程序编译时易出现的问题。     

中立性存在的基因表达式硬件演化算法

针对硬件演化的快速收敛需求和中立存在对硬件演化的作用,提出了有向图基因表达式(GGEP)硬件演化算法。GGEP结合了基因表达式与有向图结构,是一种适用于电路演化的遗传编程方法。GGEP具有天然的中立性存在,使用适应度关联距离(fdc)对比中立存在和不存在时硬件演化的难度。电路演化实验验证了GGEP算法的有效性以及中立性存在的积极作用。实验结果表明:与其他演化算法比较,GGEP的成功率最高,二位乘法器的平均演化代数要少4~20倍;相同的算法复杂度下,中立性存在比不存在时,组合逻辑电路收敛速率提高近1倍,二位乘法器的成功率提高20%~30%。     

基于硬件描述语言(VHDL)的数字时钟设计

VHDL作为一种硬件描述语言,可用于数字电路与系统的描述、模拟和自动设计与仿真等,是当今电子设计自动化的核心技术.本文使用VHDL语言设计了一个数字时钟电路,给出了设计该数字系统的流程和方法.本设计方法具有硬件描述能力强,设计方法灵活,便于修改等优点,大大降低了数字系统设计的难度,提高了工作效率.