一种AES算法的FPGA设计与快速实现

针对AES算法特点,提出一种适于FPGA实现的改进的快速AES算法。本方案采用轮内流水线结构和密钥并行处理,ECB操作模式,并且可在一块芯片上同时支持128、192、256bit三种密钥长度,因而在占用相对较少的逻辑资源下提高了系统吞吐率,并且极大的增强了其安全性和使用周期。通过优化的逻辑层次和时序设计,较好地解决了并行处理中的子密钥与轮函数的时序节拍与控制关系,给出了仿真图。实验结果表明该设计相比其他一些设计具有更高性能。     

基于可重组体系结构的密码芯片设计及其实现

为了在现有算法的基础上提高加密的安全性 ,提出了一种基于可重组体系结构的密码芯片设计原理和方法。这种设计使得用户通过编程可以改变芯片内部的电路结构 ,以匹配不同的加 /解密算法 ,从而支持不同的加 /解密算法在同一块芯片上的实现。该设计在Altera公司的APEX2 0KEFPGA上进行了成功测试 ,其功能和性能均达到了预期要求。结果表明 ,基于可重组体系结构这一重要思想可以有效提高密码芯片设计的安全性和灵活性。     

基于任务合成的对地观测卫星应急调度方法

针对应急条件下对地观测任务时敏度高、动态性强的特点,提出了基于任务动态合成的多星应急调度方法。首先,建立了多星动态应急调度数学规划模型。然后,提出了任务动态合成(dynamic merging,DM)策略,并设计了候选合成任务集合构建(candidate merging task set establishment, CMTSE)算法。最后,提出了基于任务动态合成的多星动态应急调度(dynamic merging based dynamic emergency scheduling, DM DES)算法。为验证DM DES算法的有效性,通过大量仿真实验将DM DES与基于迭代修复的启发式算法(repair based heuristic algorithm, RBHA)和不考虑任务合成的动态应急调度(dynamic emergency scheduling, DES)算法进行比较。实验结果表明,DM DES算法能有效提高调度质量,适用于多星动态应急调度。     

多用户MIMO-OFDM的多维协同安全策略

将高级加密标准(advanced encryption standard,AES)和通信纠错领域性能优的低密度奇偶校验码(low density parity check code,LDPC)相结合,考虑了多用户应用场景,设计了一种为多输入多输出-正交频分复用(multiple-input multiple-output-orthogonal frequency division multiplexing, MIMO-OFDM)系统所用的协同安全策略。此方案采用了分组长度为256 bit的6轮加密LDPC纠错密码,采用宽轨迹策略的分组密码,密钥由128 bit AES密钥和LDPC校验矩阵组成。并且分析了LDPC纠错密码的在特定的离散余弦变换MIMO-OFDM系统中的安全性能和纠错能力,通过仿真可知该策略不但保证多用户的传输性能,还具有一定的安全性能和纠错性能。     

基于多任务学习方向图可重构稀疏阵列天线设计

方向图可重构天线能够根据实际需要实时改变阵列天线的方向图,稀疏天线阵在满足方向图要求的前提下可以有效降低天线设计的复杂度。提出了一种基于多任务学习的方向图可重构稀疏阵列天线设计方法。将稀疏阵列优化设计及其方向图综合问题转换成为稀疏矩阵的线性回归问题,利用多任务学习能同时对多个相关任务优化学习的特性,建立了多个方向图联合赋形的多任务学习模型。通过迭代收缩阈值的方法,对多任务学习问题进行优化求解,使得阵列天线能够使用更少的阵元实现多个方向图的重构。仿真结果表明,该方法可以生成相同阵列结构的稀布天线阵,并通过动态改变其权值向量,实现多个方向图的精确赋形。     

用FPGA实现互联的多DSP并行系统结构

为满足实时图像处理要求,在分析了常见DSP并行系统结构基础上,提出了一种基于FPGA互联的DSP并行系统结构。该并行结构通过在FPGA内实现互联网络和特定的数据通信协议,实现三片DSP(TMS320C6713)的有效互联,系统结构可重构、可扩展。对采用该并行结构的原型系统的测试表明,DSP间数据通信既获得了较大的持续带宽又降低了传输延迟,可以满足并行实时处理要求。     

上行多用户MIMO-OFDMA系统调度与预编码设计

提出了一种基于码书的最大化吞吐量预编码与Round-Robin行列式多用户调度相结合的方案。利用行列式调度算法效用函数以及预编码酉阵码书的特点,两者能够独立设计,同时相互结合提高系统的整体性能。将方案在一个多小区MIMO-OFDMA系统中进行仿真评估,并设计改进的MMSE-SIC接收机。仿真结果表明联合设计方案能够大大增加系统吞吐量,同时改善小区边缘用户的传输性能,有利于公平性的满足。

Abstract：

An uplink multiuser scheduling and precoding scheme was proposed which combined throughput maximization precoding based on the codebook and determinant multiuser scheduling.Through utilizing of the determinant utility function and the unitary codebook,the degisn of the multiuser scheduling and the precoding design could be independent while the combination of which could improve the system performance.The scheme was evaluated in a multi-cell MIMO OFDMA system simulation platform in which a modified MMSE-SIC receiver was implemented.The simulation results show that the design can improve the system throughput greatly and enhance the transmission performance of cell edge users which benefits for the fairness requirement.     

Nakagami信道基于16APSK的加权信噪比估计算法

自适应编码调制(adaptive coded modulation, ACM)技术是一种提高无人机(unmanned aerial vehicle, UAV)数据链吞吐量性能的有效方法,信道估计的准确性是决定ACM系统性能的关键因素之一,直接影响UAV数据链的吞吐量性能。首先对Nakagami衰落信道进行分析建模,推导了信号经过衰落信道后的表示方法。其次对Nakagami衰落信道下基于多进制数字相位调制(multiple phase shift keying, MPSK)的信噪比(signal-to-noise ratio, SNR)估计算法进行推导和分析,仿真结果表明三阶矩(third order moments, M3)SNR估计算法比传统的二〖JP2〗阶矩四阶矩(second and fourth moments, M2M4)SNR估计算法具有更好的估计性能。最后,针对Nakagami衰落信道下的现有估计算法对非恒包络调制信号估计性能差的问题,提出了一种适用于非恒包络的16阶振幅移相键控(amplitude phase shift keying, APSK)信号的加权SNR估计算法,该算法利用接收信号的先验信息和信号的阶矩关系进行SNR估计,具有复杂度低,估计精度高等优势。理论分析与仿真结果表明:所提出的算法可以有效地对16APSK调制信号进行SNR估计,且相比于M2M4算法,利用M3信息进行信道估计的加权SNR估计算法具有更高的估计精度。     

基于形式化方法的DIMA动态重构仿真与验证

针对可重构分布式综合模块化航空电子(distributed integrated modular avionics,DIMA)系统在设计初期缺少仿真与验证手段的问题,首先分析了可重构DIMA软件体系的架构特征以及支持动态重构的层次化通用系统管理(generic system management,GSM)的组件功能划分...     

Energy-efficient and security-optimized AES hardware design for ubiquitous computing

Ubiquitous computing must incorporate a certain level of security. For the severely resource constrained applications, the energy-efficient and small size cryptography algorithm implementation is a critical problem. Hardware implementations of the advanced encryption standard （AES） for authentication and encryption are presented. An energy consumption variable is derived to evaluate low-power design strategies for battery-powered devices. It proves that compact AES architectures fail to optimize the AES hardware energy, whereas reducing invalid switching activities and implementing power-optimized sub-modules are the reasonable methods. Implementations of different substitution box （S-Boxes） structures are presented with 0.25μm 1.8 V CMOS （complementary metal oxide semiconductor） standard cell library. The comparisons and trade-offs among area, security, and power are explored. The experimental results show that Galois field composite S-Boxes have smaller size and highest security but consume considerably more power, whereas decoder-switch-encoder S-Boxes have the best power characteristics with disadvantages in terms of size and security. The combination of these two type S-Boxes instead of homogeneous S-Boxes in AES circuit will lead to optimal schemes. The technique of latch-dividing data path is analyzed, and the quantitative simulation results demonstrate that this approach diminishes the glitches effectively at a very low hardware cost.     

Energy-efficient and security-optimized AES hardware design for ubiquitous computing

Ubiquitous computing must incorporate a certain level of security.For the severely resource con-strained applications,the energy-efficient and small size cryptography algorithm implementation is a critical problem.Hardware implementations of the advanced encryption standard(AES)for authentication and encryption are presented.An energy consumption variable is derived to evaluate low-power design strategies for battery-powered devices.It proves that compact AES architectures fail to optimize the AES hardware energy,whereas reducing invalid switching activities and implementing power-optimized sub-modules are the reasonable methods.Implemen tations of different substitution box(S-Boxes)structures are presented with 0.25 μm 1.8 V CMOS(complementary metal oxide semiconductor)standard cell library.The comparisons and trade-offs among area,security,and power are explored.The experimental results show that Galois field composite S-Boxes have smaller size and higheat security but consume considerably more power,whereas decoder-switch-encoder S-Boxes have the best power characteristics with disadvantages in terms of size and security.The combination of these two type S-Boxes instead of homogeneous S-Boxes in AES circuit will lead to optimal schemes.The technique of latch-dividing data path is analyzed,and the quantitative simulation results demonstrate that this approach diminishes the glitches effectively at a very low hardware cost.     

基于LDPC自适应编码调制的图像传输性能

研究了基于LDPC码的自适应编码调制技术及其在慢衰落无线信道图像传输中的应用,分析了确定最优信噪比转换门限集合的最小均方误差非线性曲线拟合法,进而得到基于LDPC码的自适应编码调制系统的最大平均吞吐量性能。仿真结果表明,在慢衰落无线信道图像传输中,系统能获得满意的图像传输质量和很高的频谱利用率。     

可重构智能面辅助的低精度量化大规模MIMO系统的信道估计

针对可重构智能面辅助的低精度量化的大规模多输入多输出(multiple input multiple output, MIMO)系统中信道估计问题进行了研究。该系统的信道估计难点在于可重构智能面由近无源反射天线构成, 没有基带信号处理能力。系统观测值通过低精度的模数转换器量化使信道估计问题变得更富挑战性。本文基于基站-可重构智能面-用户的级联信道推导出等效信道, 并证明在虚拟角域上，该有效信道是结构稀疏信号。提出了基于期望最大化的近邻学习广义近似消息传递算法，从低精度量化的观测值中恢复等效信道。仿真结果表明所提出算法比传统算法具有更好的性能表现。     

控制网络节点可重构协议栈的仿真研究

针对控制网络中协议异构性以及通信环境不确定性的问题,提出可重构协议栈体系结构。基于MATLAB环境下的Stateflow和Simevents工具箱,设计了一套通用的协议元件库,支持协议栈静态重构和动态重构性能的仿真研究。进一步,研究了与Simulink工具箱的接口,实现协议栈与控制对象模型的联合仿真。该方法为研究协议栈对网络控制系统的影响提供了一个良好的平台,发展和完善了协议栈可重构理论。     

短波IP网络中速率自适应与SR-ARQ性能分析

短波信道的时变特性将严重影响短波通信的传输效率,同时在短波IP（Internet protocol）组网通信中影响更为显著。为此,在短波IP数据传输中给出基于选择重发ARQ (selective repeat automatic repeat-requst,SR-ARQ)的自适应调整速率的短波通信系统。系统选择有效吞吐率作为速率自适应阈值判决标准,得出了一般有效吞吐率表达式,以及不同速率判决的最佳阈值。理论分析和仿真验证了与单一速率系统相比较,系统吞吐率有明显提高。最后通过理论计算和仿真分析证明在数据分组和IP数据包在排队性能上,系统同样具有明显优越性。     

基于模型跟随的神经网络非线性重构控制

针对歼击机在结构故障下的动力学方程 ,提出了一种基于径向基函数 (RBF)神经网络的模型跟随非线性重构控制策略。该方法不必精确已知系统故障的位置及其损伤程度 ,可直接对故障系统实施重构控制 ,使其输出能精确跟踪期望参考模型的输出。该方法在模型跟随重构控制的基础上 ,引入了神经网络控制器 ,以补偿故障引起的非线性因素的影响。理论分析和仿真验证表明 ,所提方法可保证闭环系统具有良好的重构性能和很强的鲁棒性 ,且算法高效简单 ,易于计算机在线控制。     

用于CIMSERC网络性能评价的NPES设计与实现

分析建模的方法用于CIMS网络性能评价是有其局限性的。本文介绍的是一个基于仿真方法的CIMSERC网络性能评估模拟器——NPES的设计与实现。该NPES可作为进行CIMSERC网络性能评价的“实验床”和评估工具.CIMSERC网络的基本结构是二个互连的基于Ethernet的TCP/IP网,设计中用于观测和评价的性能指标包括:网络系统的吞吐量、利用率、以及信息包传输延迟等。CIMSERC的NPES用SIMAN和FORTRAN语言混合实现。     

High performance reconfigurable hardware system for real-time image processing

1 .INTRODUCTIONRecently, real-ti me i mage processing systems havebeen widely utilized in the field of military,medicine, industry, agriculture , business and re-search. Many application areas where a real-ti me pro-cessing solution is required i mpose considerable con-straints on physical size ,power dissipation and cost ofthe solution and so on. An additional constraintwhichis ofteni mposedis that of flexibility of the so-lution, enabling reconfigurability or modificationwhileinservice .…     

介质谐振天线枝节驱动型频率重构特性分析

为了满足认知无线电系统对于天线的动态需求,提出了一种介质谐振天线(dielectric resonator antenna, DRA)-10 dB阻抗带宽重构方法。采用的天线由阶梯阻抗微带线激励,并与截断的地板相结合,以使矩形DRA具有带宽为7.85 GHz的宽带状态用于频谱感知。在馈线高阻抗和低阻抗区域分别引入开路枝节和T形枝节,并通过p-i-n二极管开关控制,以获得相应频段的窄带特性用于通信。连接在地板上的枝节可使天线工作在陷波状态,用于滤除干扰。天线尺寸为25 mm×25 mm×5.637 mm。为了验证设计的有效性,加工测试了一个可重构DRA原型,仿真和测试结果具有良好的一致性。     

Researching and implementation of reconfigurable Hash chip based on FPGA

The reconfigurable cryptographic chip is an integrated circuit that is designed by means of the method of reconfigurable architecture, and is used for encryption and decryption. Many different cipher algorithms can be flexibly implemented with the aid of a reconfigurable cryptographic chip and can be used in many fields. This article takes an example for the SHA-1/224/256 algorithms, and then designs a reconfigurable cryptographic chip based on the thought and method of the reconfigurable architecture. Finally, this paper gives the implementation result based on the FPGA of the family of Stratix II of Altera Corporation, and presents a good research trend for resolving the storage in hardware implementation using FPGAs.