一种支持数据渗透迁移的片上缓存模型研究

分析一种支持数据在处理器片上如流水般浸润迁移的渗透缓存层次模型,以及片上数据渗透迁移的基本算法.为了仿真验证渗透缓存模型的有效性、分析该模型及其上的数据迁移算法的性质,本文给出了描述渗透迁移模型基本结构的构成关系、渗透迁移数据的形式化方法.仿真实验结果表明:该模型在改进处理器访存的命中率方面具有明显优势.     

多处理器系统中的数据局部性及其优化技术研究

数据局部性是多处理器系统中的重要研究方向之一。结合该领域目前国内外研究现状和我们近一阶段的研究进展，讨论了多处理器系统中的数据局部性及其优化问题。针对现有局部性度量模型存在的不足，提出了一种增强的可用于层次式并行计算机体系结构的局部性度量模型。在静态和动态局部性优化技术方面，分别探讨了基于投影分层的数据变换框架和基于瞬时访问信息的动态页迁移策略，并展开了系列相关的讨论。另外，针对利用数据局部性时必须解决的一个关键问题--存储一致性问题，进行了深入的研究，提出了以操作系统为中心的线程存储一致性模型。     

异构数据集成系统中的语义缓存模型

主要研究语义缓存，区别于传统的元组缓存、页缓存等方式语义缓存具有由客户的查询生成，并且被客户的查询所访问的特点．客户端缓存查询的谓词和结果，当客户发出新的查询时，通过对缓存数据的语义检查，可以快速地从缓存数据中获得部分或者全部的查询结果，而不一定将查询全部提交到服务器进行处理，签客户端的缓存数据对于提高C／S模式的系统效率起着非常重要的作用．调查了目前的语义缓存研究现状，并且结合所研究的系统特点，提出了一种语义缓存的模型。     

层次化片上多核处理器性能研究

层次化片上多核处理器紧耦合多个处理核构成"簇节点",对访存和片上通信的局部性有良好支撑,能有效地缓解片上多核间数据通信带来的通信开销。文章通过构建精细的层次化片上多核处理器仿真器,利用随机任务模型研究"簇节点"大小对系统性能的影响。仿真发现,一定系统规模下,要获得良好的系统性能,层次化片上多核处理器需要在"簇节点"数目与"簇节点"的大小(节点内处理核的数目)之间仔细权衡。     

滤波反投影算法的非局部性分析

滤波反投影算法是经典的CT图像重建算法,它速度快,空间和密度分辨率好,但不具有局部性。对此缺点进行了严格的理论证明和模拟分析。     

数据缓存在图书馆站开发中的应用

ASP.NET中对数据缓存的处理提供了一些新的方法,本文介绍了NET中数据缓存的类型,数据缓存的使用技术,最后通过实例介绍在图书馆网站的使用。     

ORM中基于语义相似性的查询缓存替换策略

针对查询的时间局部性特点, 提出基于语义缓存查询SC(semantic comparability)替换策略. 该策略通过分析缓存项与查询项在关系、条件及查询属性3个方面的相关性, 并结合数据访问频率将相似性最小的缓存项予以淘汰. 实验结果表明, 基于查询序列的先后关系, 有选择性的保留与查询具有继承、关联等关系的缓存项, 能够得到更高的查询命中率及更短的查询响应时间. 在缓存空间相同的情况下, SC策略优于LRU策略.     

三维众核片上处理器存储架构研究

三维众核片上处理器的研究近年来逐渐引起了学术界的广泛关注.三维集成电路技术可以支持将不同工艺的存储器层集成到一颗芯片上,三维众核片上处理器可以集成更大的片上缓存以及主存储器.研究三维众核片上处理器存储架构,探索了集成SRAM L2cache层,DRAM主存储器层等,对三维众核片上处理器性能的影响.从仿真结果可知,相比集成1层L2cache,集成2层L2cache的三维众核片上处理器性能最大提高了55%,平均提高34%.将DRAM主存储器集成到片上最大可以提高三维众核片上处理器80%的系统性能,平均改善34.2%.     

一种面向多核处理器的2 GHz片上网络通信单元

提出了一种面向多核微处理器的2 GHz片上网络通信单元设计方案,通信单元能够在45 nm工艺下达到2 GHz的工作频率,流水线级数为2,最多支持8个双向通信接口,每个端口单向峰值带宽32 GBps.构建了一种16核处理器片上网络测试环境,测试结果表明：使用提出的通信单元构建的片上网络能够满足16核处理器存储系统对网络带宽的要求,在对访存优化的情况下,聚合带宽能够随着处理器核心与线程的增加而线性增加.另外,通信单元还具有可重用的特性,能够通过优化与扩展进一步应用于众核处理器片上网络.研究成果已成功应用于某国产16核高性能微处理器,片上网络实测频率达到2 GHz.     

面向媒体处理可重构系统中数据缓存结构和缓存管理策略优化

研究并提出了一种基于二维访问机制的数据缓存结构(2D Cache)及其更新管理策略.该缓存结构可以在控制硬件存储开销的同时,有效提升可重构系统的数据访存效率.实验结果表明,仅需4 KB的数据缓存开销,可重构系统的访存性能提升了29.16%~35.65%,并且对于不同标准的媒体处理算法都能获得较好的优化效果,具有很好的适应性.芯片实测结果表明,采用所述数据缓存设计方案的可重构系统可以在200 MHz下满足1080p@30fps的实时解码需求,与国际同类架构相比,性能提高了1.8倍以上.     

流水线处理器中cache模块的设计

流水线结构能大幅提高指令执行速度,但是由于主存读取速度过慢,系统性能的提升仍然受到限制。现实现的Cache设计,是流水线与主存间的高速缓冲器,它能有效地解决访存的瓶颈问题,使流水线功能得到充分发挥。文章首先分析流水线的结构特点,确定Cache的结构功能,在此基础上提出一个组相联映射Cache的设计。分析Cache实现读写操作的具体控制过程,并给出LRU(least recently used)替换算法的实现。最后通过介绍猝发取指操作着重讨论了Cache与流水线间的配合机制。     

论适时生产制系统对管理会计的影响

探讨了适时生产制系统的特点,以及适时生产制对管理会计中完全成本法,变动成本法,长期投资决策,短期经营决策,存货决策及对标准成本系统的影响,并针对其使用条件提出在我国应用的可能 性。     

超临界二氧化碳环境下PET聚酯的物理性能分析

 以PET(对苯二甲酸乙二醇酯)为对象,研究了超临界二氧化碳状态下体系温度和压力对原料物理性能的影响.通过TA Universal Analysal 2000热分析仪(DSC)表征样品的玻璃化转变温度(t_g),熔点(t_m)和结晶度;通过自动黏度测定仪表征样品的特征黏度();通过红外光谱仪(FT-IR)分析样品结构变化情况.结果表明,在超临界温度为130 ℃、超临界压力为20 MPa时,样品的t_g、t_m、最低,结晶度从原料的28%降到了23%,能使CO₂最大量地分析扩散进入材料中,最适宜溶胀发泡.红外表征结果表明样品分子结构没有变化,说明超临界CO₂没有与PET发生化学反应,物理参数变化由CO₂扩散进入材料分子链中引起的结晶度的变化而产生.     

透明计算系统中缓存性能的仿真分析与验证

透明计算系统是一种支持程序按需加载的新型分布式系统。缓存机制是影响透明计算系统性能重要因素之一。针对现有的缓存仿真算法不支持透明计算缓存性能分析的问题,该文提出了一种支持多用户共享服务器存储空间的缓存仿真算法(SSCS)。该方法扩展了传统的栈距离模型,采用首存储块号、拥有者用户ID二元组标识缓存块,根据不同用户对缓存块的访问情况分别管理、调度和测量。实验表明,该算法的仿真结果可用于指导透明计算系统的缓存设计。根据仿真结果进行改进,有效地提升透明计算系统的性能和可扩展性。     

CMOS工艺片上传输线研究

对深亚微米硅基CMOS工艺集成电路中常用的微带线和共面波导2种传输线结构进行了研究.从理论上分析了传输线分布参数和损耗,利用0.13μm CMOS工艺制作了特征阻抗分别为50和70Ω的微带线和共面波导元件库,在0.1~30 GHz频率范围内利用网络分析仪和SOLT测试技术进行测试.利用分布参数电路模型和测试得到的S参数提取出了特征阻抗、衰减常数、品质因数等传输线基本参数.研究结果为设计者选择和设计高性能传输线提供出可借鉴的实用性模型.     

长江流域投资环境分析与评价

提出了区域投资环境的评价指标系及评价方法．分析了长江流域投资环境系统的要素特点,对长江流域上、中、下游区投资环境作了对比研究,并得出了上、中、下游区内地域的投资环境分值;提出了改善长江流域投资环境的措施．     

Some Probability Properties of Random Walk in Time-Random Environment

A general formulation of the stochastic model for random walk in time-random environment and an equivalent definition is established in this paper.Moreover,some basic probability relations similar to the classical case whichare very useful in the corresponding research of fractal properties are given.At the end,a typical example is provided to show the recurrence and transience.     

Design and Implementation of Hierarchy Cache Using Pagefile

This paper presents a novel hierarchy cache architecture for the purpose of optimizing IO performance. The main idea of the hierarchy cache is to use a few megabytes of RAM and a pagefile to form a two-level cache architecture. The pagefile is equivalent to the cache disk in DCD(Disk Caching Disk). The pagefile outperforms data disks, because data are accessed in different units and different ways. Small writes are collected in the RAM cache first, and data will be transferred to the pagefile in large writes later. When the system is idle, it will destage data from the pagefile to data disks. The performance test results show that the hierarchy cache can improve IO performance dramatically for small writes, and the mail server using the hierarchy cache driver can handle transactions about 2.2 times faster than the normal mail server. The hierarchy cache is implemented as a filter driver, so it‘s transparent to the current Windows 2000/Windows XP operating system.     

Geology and fauna of a new Pliocene locality in north-western Kenya

Lothagam Hill reveals a succession of fossil bearing sediments that extend knowledge of the East African Pliocene back from the base of the Omo succession, to about 5.5 million years.