基于51单片机的IRIG-B时间码解码接口卡电路设计

IRIG-B格式时间码将标准时统送来的IRIG-B码,解码出时、分、秒,并加入毫秒信息,通过PCI总线接口卡送入计算机,校准该机的系统时间。本文给出以MCS-51单片机为核心的IRIG-B时间码解码PCI总线接口卡电路设计和程序流程。     

IRIG-B码时统终端设计

针对测控系统中的时统终端,论述了1种IRIG-B格式时间码交流码(AC)的数字解调技术,提出了用新方法来增强IRIG-B码解调的适应能力.     

基于FPGA的时间同步精度的设计与实现

为了提高对时系统的精度,利用FPGA对传输对时信息进行解调.以北斗卫星的授时精度为基础,传输对时信息采用IRIG-B码,在FPGA对IRIG-B码解调中引入全数字Costas环,能够很好地提取出IRIG-B码的过零点信息,避免了过零点检测电路的零点漂移和脉冲抖动等问题.仿真结果表明,该算法减小了IRIG-B码的同步误差,提高了对时精度,达到电力系统中对时的精度要求.     

某型试验舰时统分系统信号适配器设计及实现

简述了某型试验舰时统分系统建设方案。针对某型试验舰时统分系统信号适配器应具有的性能和功能,重点介绍了IRIG-B时间码的格式和解调方法。综合靶场其他测控装置对时统分系统信号适配器的要求,提出了某型试验舰时统分系统信号适配器设计及实现方法。     

基于FPGA设备驱动的IRL系统的设计

IRL是一种能够通过互联网对目标系统的硬件进行实时重构的设计方法,可方便的对目标硬件进行升级。本文介绍了IRL的基本概念及国内外最新研究动态;提出了一种基于FPGA设备驱动的IRL解决方案,并对IRL系统给出了测试。     

基于高性能FPGA的智能加湿器设计

针对当前加湿器调节便捷性和准确性不够的问题,设计了一种基于FPGA芯片的智能加湿器。通过将环境湿度采样周期、工作条件等代入预测系统,建立预测控制模型,再通过超声波加湿部件、温湿检测部件和FPGA控制部件,形成闭环反馈回路系统,FPGA控制部件根据湿度传感器数据,调节输出方波信号占空比,达到智能调节湿度的效果。系统仿真和实测结果表明,该系统湿度测量准确、稳定可靠、可扩展性强。     

基于FPGA芯片设计多功能数字钟的研究

介绍了应用FPGA芯片设计多功能数字钟的一种方案，并讨讨论了有关使用FPGA芯片和VHDL语言实现数字钟设计的技术问题。     

基于FPGA芯片的数字电压表设计研究

介绍了应用FPGA芯片设计数字电压表的一种方案。有关使用FPGA芯片和VHDL语言实现数字电压表设计的技术问题也被详细讨论。     

基于FPGA实现的步进电机细分控制信号发生器的设计

提出一种采用FPGA可编程芯片实现的步进电机转角的任意细分控制方法.介绍了在一片EPF 10K 10LC 84-4芯片内用VHDL语言编程实现了步进电机十六细分控制器的PWM模块、速度控制模块、数字比较模块等功能,该系统无需外接D/A转换器,结构简单,控制精度高,具有广泛的应用前景.     

基于FPGA的USB设备接口设计

介绍了一种可以在FPGA上实现的USB设备控制器接口，讨论了USB设备控制器接口中存在的两类事务，给出了采用状态机的解决方法和设计要点．     

一种低复杂度LDPC译码器的FPGA设计与实现

利用切比雪夫多项式良好的逼近性,提出了基于切比雪夫多项式拟合的BP译码算法,并将该算法在FPGA上进行了实现.该算法利用切比雪夫多项式拟合算法对传统BP算法中的复杂函数进行拟合,用少量的乘法和加法运算代替传统BP算法中的复杂函数.此外,调整得到的多项式系数,使其便于硬件实现.同时,提出一种基于移位运算的切比雪夫结构,减小因乘法器的实现带来的复杂度;并提出基于流水线设计的半并行结构,设计并实现了低复杂度的BP译码器.实验结果表明,相比于相关工作,这种结构能有效减少硬件资源.     

基于FPGA的接口芯片逻辑设计及仿真

分析了8255A芯片的结构和工作方式,用Verilog实现8255A芯片0方式下A、B口的读写,C口的置位,以及编程控制机制.经过ISE仿真与FPGA芯片的JTAG调试,结果证明:其功能能够满足接口实验的需求,为用FPGA扩展现有接口实验平台做出了探索.     

AC-Link数字音频VHDL编/解码的FPGA设计

提出一种利用FPGA实现AC—Link数字音频处理的设计方案．AC—Link音频编解码系统以VHDL模块进行设计，经过波形仿真和结果验证后，将程序下载到FPGA中实现．这种设计方法可以缩短设计周期，提高设计的可靠性和效率．     

基于FPGA的多位格雷码计数器

根据格雷码的特性,介绍了一种用拆分计数方式实现多位格雷码计数器的方法.在Quartus Ⅱ开发平台上使用VHDL编程实现32位格雷码计数器,并得到仿真波形.实验结果表明多位格雷码计数器能在时钟频率很高的情况下准确计数,明显消除毛刺的产生.和普通的二进制计数器相比具有很好的稳定性和可靠性,为计数器的设计提供了参考.     

北斗B1I信号码模块的FPGA设计与实现

基于FPGA技术,设计实现了北斗B1I信号码模块,包括码模块的关键参数设计以及各部分的详细设计.采用模块化设计思想,重点设计码NCO,码产生,码滑动,并使用Verilog语言在FPGA中仿真实现.仿真结果表明:理论分析与实验结果吻合,能够正确高效的产生北斗B1I信号,码跟踪频率分辨率为9mHz,码相位误差为1/2码片.为研制北斗接收机相关器芯片奠定了良好的基础.     

基于FPGA的FIR滤波器设计

在讨论一般FIR数字滤波器设计存在问题的基础上,介绍了现代一种新的DSP设计工具DSP Builder,给出了基于FPGA的FIR数字滤波器的实现流程,并以一个32阶的低通FIR数字滤波器为例,采用DSP Builder建立了实现模型,最后,给出了仿真波形、硬件验证方法和实际测量结果。     

基于FPGA的直接数字频率合成器设计

直接数值频率合成(DDS)是把一系列数字量形式的信号通过D/A转换器转换成模拟量形式的信号合成技术,在通信领域,DDS因具有频率转换时间短、分辨率高、输出相位连续、相位噪声小等优点得到良好的应用。本文从工程应用的角度给出了DDS的verilog HDL设计,重点给出了波形选择、幅值、频率、相位及DAC TLC5615驱动输出等几部分的设计。