科里奥利质量流量计数字信号处理方法和系统

文章首先介绍了各种求相位差的方法,并对这些方法进行分析比较.然后针对科里奥利质量流量计信号处理中存在的问题,即信号频率在小范围变化和信号易受谐波干扰,采用基于数字锁相环的方法处理科氏质量流量计的信号,并做了仿真.仿真结果表明,在有谐波干扰的情况下,数字锁相环方法可以准确地跟踪信号频率的变化和计算相位差.文章还设计了基于DSP的数字信号处理系统.     

锁相调频发射机原理及设计

介绍了锁相环调频发射机的原理,分析其传输特性,指出环路设计时应注意的问题.分析影响有源滤波器特性的因素,并对其仿真,验证该设计能够满足系统的要求.     

一种从已调信号产生系统时钟的新方法

介绍一种从调频信号中获取系统时钟的新方法,该方法是在分频器中应用调制补偿、及Σ△抖动技术。应用该技术,基于全数字锁相环的调频广播发射机可以产生更高频率的时钟信号,以用于基带信号处理。     

基于正过零鉴相的全数字锁相环的研究

介绍了数字锁相的主要方法,对正过零鉴相TMS320LF2407的全数字锁相环进行了数学建模,得到了简化模型.其模型对数字锁相环的参数设计有着非常重要的指导意义.仿真结果证明了该数字锁相环模型的可行性、稳定性与快速性.为提高数字锁相环的准确性,给出了处理量化误差的方法.     

SystemView实现通信系统中锁相环电路的仿真

现代通信系统中,为确保通信的稳定与可靠,对通信设备的频率准确率和稳定度提出了极高的要求.本文论述了数字锁相环频率合成的原理,利用SystemView实现通信系统中锁相环电路的仿真,并对结果进行分析.     

单相锁相环基于DSP的数字实现

介绍了模拟锁相环的基本原理,基于目前普遍的数字控制系统的应用,模仿三相系统锁相环的实现方法,推导出单相锁相环的数字实现方法,并通过仿真研究验证了该实现方法的正确性。     

基于VHDL的全数字锁相环的设计

叙述了全数字锁相环的工作原理,提出了应用VHDL技术设计全数字锁相环的方法,并用复杂可编程逻辑器件CPLD予以实现,给出了系统主要模块的设计过程和仿真结果。     

全数字锁相环系统的分析及优化

以TI(Texas Institute)于2003年发布的全数字锁相环为原型,在系统分析的基础上,提出了锁相环系统结构的改进方案.系统仿真结果显示改进后的结构在保证系统对稳定性、输出精度、分辨率和锁定时间要求的前提下,简化了系统结构并降低了功耗.     

用于光盘径向伺服系统的精密位置跟踪环路设计

本文提出一种用于光盘径向伺服系统的带有快速数字锁相环的精密位置跟踪环路的设计方案。由于采用了变结构式粗、精配合装置以及快速数字锁相环,系统良好地兼容了高精度与高速度的要求。通过理论分析、计算机仿真及部分实验调试,对本方案进行了论证。结果表明,本方案是可行的。     

快速高精度BPSK信号载波相位同步算法

提出了一种离散Fourier变换(DFT)和数字锁相环(DPLL)联合的二相相移键控(BPSK)信号载波相位同步算法.该算法采用平方运算和DFT对BPSK信号进行频率粗估计,通过设计数字锁相环快捕带宽,保证频率粗估计作初始频点的数字锁相环直接工作在快捕状态.数字锁相环经过约1个频率周期锁定,提供满足解调性能的精确同步载波信号.仿真表明,算法满足快速高精度载波同步要求,且避免了传统的锁频和锁相环联合算法锁定时间过长的问题.采用全数字结构,算法易于数字信号处理器(DSP)等数字芯片实现.     

小数分频锁相环的杂散分析

利用小数分频锁相环进行频率合成可以在不降低参考信号频率的前提下，提高输出信号频率分辨率，从而提高系统的频率转换速度。小数杂散是小数分频锁相频率合成中的主要问题，目前尚未见到对它进行的详细分析，详细分析了小数分频杂散产生的机理及它的影响，并提出了消除小数杂数的方法。     

智能模数控制型全数字锁相环的研究

由K模可逆计数器构成的传统数字锁相环可简单实现,但存在缩短捕获时间与减小同步误差之间的矛盾,而且获得的频带宽度较窄,因此设计了一种智能模数控制型全数字锁相环.其能够根据环路工作的不同阶段自动调整K值的大小,进而缩短捕获时间和减小同步误差.采用一个特殊的鉴频锁存器控制分频器的系数,能够调整环路的中心频率和扩宽频带宽度.     

一种双环锁相频率合成器的研究

频率合成器对现代雷达性能有着重要的影响,文章介绍了一种S波段数字锁相频率合成器的实现,该合成器采用了主辅环双环锁相设计,降低了环路等效分频系数,有效解决了合成器相位噪声、频谱纯度、宽频带和微型化等综合性问题,成本低廉,综合性能优良;文章对主、辅环路相位噪声进行了分析、计算;最后给出了研究结果.该合成器已应用于现代多普勒雷达系统.     

锁相环路工作原理

锁相环路PLL是一个能够跟踪输入信号位相变化,以消除频率误差为目的的闭环自动控制系统,锁相环路PLL主要由鉴相器PD、环路滤波器LF和压控振荡器VCO组成,工作原理主要是频率牵引和位相锁定。PLL在无线电技术的许多领域,如调制与解调、频率合成、数字同步系统等方面得到了广泛的应用,已经成为现代模拟与数字通信系统中不可缺少的基本部件。     

基于频率合成技术超声波电源的设计

针对传统超声电源采用模拟锁相电路进行频率跟踪时,存在锁相范围窄、元器件一致性差、在负载突变时易失锁等缺点。提出一种利用直接数字频率合成技术的频率跟踪方法,对其设计方法、工作原理进行了阐述。并进行了实验,结果表明该方法可很好地跟踪负载谐振的变化,显著地减小了功率器件的开关损耗并提高了电源效率。     

4mm速调管数字锁相稳频源

本文对一种采用数字鉴相鉴频器的毫米波锁相环路进行了理论分析，给出三阶环路的基本关系式和稳定性判据．计算出４ｍｍ速调管振荡器锁相环路的参数并讨论了数字鉴相鉴频器的特性．实验表明该环路容易入锁且很稳定可靠．     

数字锁相环与滤波技术在PWM整流器中的应用

三相电压型SVPWM整流器可采用基于MATLAB和FPGA的VHS-ADC高速数字信号处理平台建模,但建模时,三相静止坐标系到两相同步旋转坐标系的Park变换和两相旋转坐标系到两相静止坐标系的变换初相位不定,使变换不能顺利实现,另外,电网电压、电流采集时存在噪声,影响了系统稳定性。在常规的三相电压型SVPWM整流器模型基础上,增加数字锁相环以跟踪电网电压的相位和频率,增加FIR数字滤波器对信号进行处理,减少干扰。在VHS-ADC平台上设计了电压外环PI环节、电流内环PI环节和坐标变换模型。通过小功率实验,三相电压型SVPWM控制系统运行稳定,验证了数字锁相环和FIR数字滤波器应用于三相电压型SVPWM整流器的可行性。     

多环锁相频率合成器的设计

本文设计了一种多环锁相频率合成器。多环锁相环路有直接数字频率合成（DDs）环路和锁相频率合成环路（PLL）组成。充分利用两个不同环路的优点．既保证了高的输出频率,又得到了较高的频率分辨率。     

数字通信接收机中载波同步的一种算法

提出数字通信接收机中,由2DPSK调制信号还原基带信号,解决好收发载波同步的一种算法.对中频信号(2DPSK)直接采样后,在DSP(数字信号处理器)中用软件完成正交数字下变频,并从产生的信号中估计出收发载波的频差,并经卡尔曼滤波后再结合数字锁相环可还原基带信号,较好地解决载波同步问题,达到载频捕获范围宽、同步跟踪速度快、环路噪声小的特点.