时钟低摆幅三值双边沿低功耗触发器的设计

通过对各类多值触发器的研究,提出了一种反馈保持型时钟低摆幅三值双边沿低功耗新型触发器(Feedback Keeper Low-swing Clock Ternary Low-Power Double-Edge-Triggered Flip-Flop,FK-LSCTLPDFF)设计方案。该方案利用反馈保持避免电路因输入信号瞬间毛刺引起的错误翻转,利用时钟信号双边沿跳变敏感抑制冗余跳变,利用时钟低摆幅降低三值触发器功耗。该电路与三值单边沿触发器相比,在保持相同数据吞吐量的条件下,可使时钟信号的频率减半,从而降低整个电路的系统功耗。通过PSPCIE模拟,验证了所设计电路具有正确逻辑功能,低功耗特性明显。     

基于a-IGZO TFTs的低功耗D触发器设计

设计了一个基于Pseudo-CMOS逻辑门的低功耗异步复位D触发器电路.该D触发器全部由n型a-IGZO TFTs(薄膜晶体管)构成,采用动态负载替代Pseudo-CMOS拓扑中的二极管连接负载,通过减少电路导通的概率来降低静态功耗.电路的输出级为锁存器,通过反馈通路减少由动态负载造成的输出摆幅降低对延迟的影响.将该D触发器应用于环行移位寄存器的设计中,结果表明,该触发器电路可有效降低或非门逻辑电路中的静态功耗.     

基于DYL电路的三值触发器设计

作者在前文[1—2]的基础上,进一步提出了用 DYL 与或—阀门电路实现主从式和边沿式以及电位式三值触发器的设计,为 DYL 电路在三值逻辑系统中的应用提供了完整的 DYL 系列 D、JKL、T 型三值触发器的设计方案。     

三值绝热JKL触发器的设计

通过对多值逻辑、绝热电路和三值触发器工作原理及结构的研究,提出一种新颖的三值绝热JKL触发器的设计方案.该方案首先以电路三要素理论为指导,推导出三值绝热JKL触发器的元件级函数式,采用不同阈值的MOS管实现相应的电路结构.然后结合三值绝热文字电路,应用三值绝热JKL触发器进一步设计绝热九进制异步计数器.最后,HSPICE模拟结果表明,所设计电路具有正确的逻辑功能,与传统三值JKL触发器和九进制异步计数器相比,节省能耗均在75%以上.     

基于门控时钟的CMOS电路低功耗设计

阐述了如何运用门控时钟来进行CMOS电路的低功耗设计。分析了门控时钟的实现方式,如何借助EDA工具在设计中使用门控时钟,并且附有部分脚本程序,以一个watchdogtimer模块为例,给出了相关的功耗分析报告和优化结果。这样,可以借助EDA工具的帮助,在综合时插入门控时钟,较大幅度地降低功耗,同时附带减小面积,为使用门控时钟进行低功耗设计者提供有益的参考。     

基于CNFET的高速低功耗三值灵敏放大器设计

通过对碳纳米场效应晶体管(Carbon Nanotube Field Effect Transistor,CNFET)和灵敏放大器原理的研究,提出了一种基于CNFET的高速低功耗三值灵敏放大器设计方案。该方案首先剖析三值反相器电路结构,采用交叉耦合反相器作为三值锁存器;其次结合输入输出信号分离方法,提高放大差分信号速度;然后利用使能信号控制电路状态,降低三值灵敏放大器功耗。采用32nm CNFET标准模型库进行HSPICE仿真,结果表明所设计的电路逻辑功能正确;芯片成品率高达96.48%,具有较强的稳定性,且与利用CMOS设计的二值灵敏放大器相比工作速度提高64%,功耗降低83.4%。     

基于门控时钟技术的时钟树低功耗研究

以TSMC 40 nm工艺为基础,使用Synopsys最新布局布线工具ICCII进行时钟树综合.首先利用传统门控时钟技术来降低时钟树动态功耗,在此基础上,提出了一种有别于传统门控时钟技术的新方法.实验结果表明,传统门控时钟方法在两种不同的场景(scenario)下分别降低动态功耗75.36 mW和136.84 mW,虽然不同scenario降低的动态功耗值不同,但是降低功耗的效果是一样的,降低幅度均为22%.新方法又可以进一步降低34.05 mW的动态功耗,降低幅度为12.5%,低功耗效果显著.     

一种低功耗时钟芯片的设计

讨论了一种低功耗时钟芯片的设计，从CMOS电路功耗产生原因入手，在振荡分频电路中减小电路工作电压，在时序电路中采用门控技术，达到降低功耗的目的，经流片后测试表明该芯片工作电流0．17mA，满足低功耗要求。     

完善三值维持阻塞触发器

对三值维持阻塞D型和T型触发器的设计进行了改进，使它们具有完善的预置功能。     

基于双边沿触发的低功耗触发器逻辑设计

从消除时钟冗余,提高时钟利用率以达到降低功耗的思想出发,提出基于双边沿触发的触发器的逻辑设计。新构建的双边沿触发器逻辑功能正确,时钟利用率高,功耗降低显著.     

基于双边沿触发的低功耗触发器逻辑设计

从消除时钟冗余，提高时钟利用率以达到降低功耗的思想出发，提出基于双边沿触发的触发器的逻辑设计。新构建的双边沿触发器逻辑功能正确，时钟利用率高，功耗降低显著．     

基于MSP430系列微处理器的高精度低功耗电子时钟设计

本文设计了一款基于MSP430系列微处理器的矩阵键盘控制电子时钟,与传统的基于C51的电子时钟相比,该时钟不仅电源电压和功耗低,有多种工作模式可以选择,且内部包含有灵活的电源管理系统和频率可达32Mhz的内部时钟源,从而实现了多种电源模式和多种工作模式下的低功耗及高精度.另外,由于采用了矩阵键盘的控制模式,该电子时钟可以进行方便的初始时间设置和时间修正.测试结果表明,该电子时钟实现了预期的功能,且在24h内的误差极小,只有几个us.     

三值主从JK触发器的研究

本文提出一种具有三轨铺出的三值主从JK触发器的电路设计，经计算机模拟和通过测试由TTL门组成的实验电路表明，该触发器能实现预定的逻辑功能。     

一种基于互补型单电子晶体管D触发器设计

基于单电子晶体管(SET)的I-U特性和CMOS数字电路设计思想,提出了一类互补型SET逻辑门.在对由SET反相器构成的双稳态电路进行分析的基础上,提出了3种R-S触发器,最终得出了D触发器.通过选取1组SET参数,使触发器输入和输出高低电平接近于0.02 V和0,解决了电平匹配问题.SET的SPICE宏模型验证了设计的正确性.     

基于单片机的高精度时钟设计

本文采用一种具有低功耗的多功能时钟／日历芯片DS18B20为核心,设计出一个带有校时和闹钟功能的实时显示智能电子钟,通过键盘实时调整系统当前时间和设定系统闹钟时间。     

触发器的时钟方程和异步计数器分析的新方法

本文将触发器的时钟脉冲作为逻辑变量处理，导出了时钟方程的一种新的表达形式，并将其引入到触发器的特性方程中，使异步计数器的分析和同步计数器的分析在方法上统一起来。     

基于VHDL的数字时钟设计

VHDL是一种标准的硬件描述语言,该语言可以描述硬件电路的功能、信号连接关系及定时关系,是当今电子设计自动化(EDA)的核心技术。本文通过简易电子表的设计实例,详细介绍了利用VHDL设计电路的流程和方法。