时钟低摆幅三值双边沿低功耗触发器的设计

通过对各类多值触发器的研究,提出了一种反馈保持型时钟低摆幅三值双边沿低功耗新型触发器(Feedback Keeper Low-swing Clock Ternary Low-Power Double-Edge-Triggered Flip-Flop,FK-LSCTLPDFF)设计方案。该方案利用反馈保持避免电路因输入信号瞬间毛刺引起的错误翻转,利用时钟信号双边沿跳变敏感抑制冗余跳变,利用时钟低摆幅降低三值触发器功耗。该电路与三值单边沿触发器相比,在保持相同数据吞吐量的条件下,可使时钟信号的频率减半,从而降低整个电路的系统功耗。通过PSPCIE模拟,验证了所设计电路具有正确逻辑功能,低功耗特性明显。     

基于a-IGZO TFTs的低功耗D触发器设计

设计了一个基于Pseudo-CMOS逻辑门的低功耗异步复位D触发器电路.该D触发器全部由n型a-IGZO TFTs(薄膜晶体管)构成,采用动态负载替代Pseudo-CMOS拓扑中的二极管连接负载,通过减少电路导通的概率来降低静态功耗.电路的输出级为锁存器,通过反馈通路减少由动态负载造成的输出摆幅降低对延迟的影响.将该D触发器应用于环行移位寄存器的设计中,结果表明,该触发器电路可有效降低或非门逻辑电路中的静态功耗.     

CMOS电路的低功耗逻辑综合

针对CMOS电路的功耗来源提出了一种低功耗综合流程.这种综合流程在不改变原有电路设计的前提下同时采用了门控时钟、操作数隔离和门级功率优化来降低功耗.对一个PTC(PWM/Timer/Counter)控制器的仿真表明,这种流程可以降低电路功耗57%,与仅使用门控时钟的流程相比可以进一步降低电路功耗21%.     

基于STN-LCD控制驱动器的低功耗技术

基于一款超扭曲阵列液晶显示（STN—LCD）控制驱动器的专用集成电路（ASIC）的设计与实现,从功耗管理、时钟规划和总线仲裁三个方面阐述了低功耗系统规划方法;并分析了门控时钟、重定时和逻辑优化等低功耗技术在指令译码器、显示数据存储体等模块中的电路实现．上述方法对高性能的液晶显示控制驱动电路的低功耗设计具有重要的借鉴作用和参考价值．仿真结果表明经过功耗优化设计后的液晶显示控制驱动器的各个数字电路模块的功耗都大为降低．     

NMOS管交叉耦合的能量回收电路设计

对NMOS(N-metal oxide semiconductor)管交叉耦合逻辑(NMOS-transistor cross coupling logic,NCCL)的能量回收电路进行了研究,PMOS(P-metal oxide semiconductor)管作为输入管来降低纳米CMOS工艺中栅氧化层上的漏电流以减小功耗;在此基础上实现了绝热JK触发器电路.在90nm CMOS BSIM3工艺模型下,用HSPICE对NCCL反相器及其JK触发器进行了模拟分析,结果表明NCCL反相器的工作频率可达到1GHz;与ECRL(efficient charge recovery logic)反相器相比,当负载电容、时钟频率和电源电压中某一参数变化时,NCCL的功耗都出现不同程度的降低;在相同的工作条件下NCCL JK触发器的功耗约为ECRL的50%.     

基于双边沿触发的低功耗触发器逻辑设计

从消除时钟冗余,提高时钟利用率以达到降低功耗的思想出发,提出基于双边沿触发的触发器的逻辑设计。新构建的双边沿触发器逻辑功能正确,时钟利用率高,功耗降低显著.     

基于门控时钟的CMOS电路低功耗设计

阐述了如何运用门控时钟来进行CMOS电路的低功耗设计。分析了门控时钟的实现方式,如何借助EDA工具在设计中使用门控时钟,并且附有部分脚本程序,以一个watchdogtimer模块为例,给出了相关的功耗分析报告和优化结果。这样,可以借助EDA工具的帮助,在综合时插入门控时钟,较大幅度地降低功耗,同时附带减小面积,为使用门控时钟进行低功耗设计者提供有益的参考。     

基于双边沿触发的低功耗触发器逻辑设计

从消除时钟冗余，提高时钟利用率以达到降低功耗的思想出发，提出基于双边沿触发的触发器的逻辑设计。新构建的双边沿触发器逻辑功能正确，时钟利用率高，功耗降低显著．     

用于无线传感网的低功耗集成电路技术

在传统集成电路(IC)的低功耗设计方法基础上,提出3种低功耗技术,并实现无线传感网传感器节点,作为实例验证。在系统级,提出联合编译技术的优化策略以及为无线传感网提供特殊低功耗模式的硬件架构。在电路级,基于集成电路算子设计方法学,考虑到在算法映射阶段时钟布局,提出时钟算子。以上技术均通过一个无线传感网传感器节点的低功耗设计实例来验证。测试结果显示,使用新提出的3种方法,在深度睡眠模式下,传感器节点芯片功耗为167μW,板级功耗可以达到1.035 mW。     

基于可控功耗的扫描分段测试结构

随着芯片尺寸进入微纳米级时代,集成电路测试过程中产生的功耗也越来越大,已经成为了芯片生产和测试的瓶颈。已有的研究主要是降低移位功耗或者捕获功耗,但是很少有方法能够同时降低这2个阶段的功耗,而且目前还没有针对捕获功耗可控性的研究。该文提出了一种基于可控功耗的扫描分段结构,该结构能够控制移位阶段和捕获阶段的功耗,并且只需增加很小的面积开销。同时还设计了一种高效的电路结构分析算法来检测触发器之间的依赖关系,以及一种能够直接降低同一时刻触发器跳变的扫描分段策略,这种策略通过不断的迭代分段组合来完成最优分组。该分段方法是第一个基于电路结构依赖和时钟树影响的功耗可控方法。实验表明,该结构在ISCAS89和IWLS2005基准电路测试中都有明显的效果。     

一种低功耗时钟芯片的设计

讨论了一种低功耗时钟芯片的设计，从CMOS电路功耗产生原因入手，在振荡分频电路中减小电路工作电压，在时序电路中采用门控技术，达到降低功耗的目的，经流片后测试表明该芯片工作电流0．17mA，满足低功耗要求。     

一种超低功耗高精度的RC振荡器设计

为了满足电子系统对时钟源功耗和精度的要求,设计了一种超低功耗高精度的RC振荡器电路.电路利用恒流源对电容充电的方式实现振荡,输出的时钟频率为32 kHz.首先,电路通过电流复用的方式,降低了整体的功耗;其次,通过电路内部集成数字修调结构,提高了输出频率的精度;同时,电路设计有启动和防死锁的功能,保证了电路的安全性.电路采用和舰0.11μm的工艺进行流片,典型情况下电路的整体功耗仅为160 nA;在修调后由电压和温度变化引起的频率偏差分别在±0.56%和(-1.8%)-(+0.44%)以内;且电路可以在2-5.5 V的电压范围内正常工作.     

一种低功耗时钟树综合的寄存器聚类方法

随着集成电路制造工艺的进步与芯片集成度的提升，对于低功耗芯片的需求越来越大.时钟网络功耗占芯片总功耗的 40%以上，优化时钟网络的功耗已成为高性能集成电路设计中最重要的目标之一.本文提出了一种新的寄存器聚类方法来生成时钟树的叶级拓扑结构，通过限制群组的扇出、负载和范围，对寄存器进行合理分组，减少了缓冲器的插入数目和总布线长度，有效降低时钟网络功耗.将该方法整合到传统的时钟树综合（CTS）流程中，在ISCAS89 基准电路上测试并分析其有效性.实验结果表明，该寄存器聚类方法在不影响时钟树最大延时的情况下，有效减少了时钟网络20%以上的功率耗散和20%以上的时钟偏移.     

面向光通信应用的CMOS 28 Gbps低功耗高抖动容限CDR电路设计

为了解决光模块中高功耗芯片恶化激光调制器性能，以及解决收发端时钟基准偏差导致误码率高的问题，设计了一款低功耗高抖动容限的时钟数据恢复电路（CDR）。通过采用压控振荡器（VCO）型全速时钟的CDR系统架构和电感峰化的时钟缓冲技术，降低了CDR芯片的功耗；通过在CDR积分通路中引入零点补偿电阻，提高了CDR的抖动容限。该CDR采用CMOS 65 nm工艺设计和1.1 V电源供电，后端仿真结果表明：当CDR电路工作在28 Gbps时，功耗是2.18 pJ/bit，能容忍的固定频差是5 000 ppm，恢复时钟的抖动峰峰值是5.6 ps，抖动容限达到了设计指标，且满足CIE-25/28G协议规范。     

炮口感应装定引信电路低功耗设计

在分析炮口感应装定电子时间引信工作原理的基础上,结合炮口感应装定引信电路的工作特点,应用单片机对引信电路进行低功耗设计.采用低压供电、间断供电、独立高低频时钟在线切换,以及软件设计技术等方法来降低引信电路的总功耗.根据引信电路各模块的工作电流、电压及工作时间,估算整个系统的总功耗.结果证明该文方法满足引信电路的功耗设计要求.     

SET-MOS混合结构的触发器设计及应用

基于SET-MOS混合结构的或非门构建了基本RS触发器和主从式D触发器,对所设计的新型触发器电路进行了分析研究,并将其应用到寄存器和移位寄存器电路.利用SPICE对所设计的触发器电路进行仿真验证,仿真结果表明电路运行良好.该新型触发器电路与SET实现的电路相比,具有更高的驱动能力;与传统CMOS电路相比,电路的功耗仅为10-10 W的数量级.     

基于自适应门控时钟的CPU功耗优化和VLSI设计

提出了一种CPU的功耗优化方法,即通过自适应时钟门控来解决CPU中由于流水线阻塞、浮点处理器(FPU)和多媒体协处理器空闲所导致的动态功耗浪费.首先,设计了模块级自适应时钟门控单元,并通过芯片内部硬件电路来自动监测上述模块是否空闲,模块空闲时时钟关闭,从而消除了不需要的时钟翻转带来的模块内部动态功耗消耗.然后,将自适应时钟门控单元应用于国产处理器Unicore-2中,对其流水线阻塞、FPU和多媒体协处理器空闲的产生进行功耗优化.最后,基于TSMC 65 nm工艺下已流片芯片的网表和寄生参数文件,通过反标芯片的波形获得电路翻转率,并用Prime Time PX工具进行了功耗仿真.仿真结果表明,利用本方法运行Dhrystone,Whestone和Stream三个典型测试程序时可获得18%~28%的功耗收益,其面积代价可以忽略,并对CPU性能没有影响.     

采用时钟屏蔽策略降低测试功耗

为了降低每时钟周期的平均及峰值功耗,在两级扫描结构基础之上提出时钟屏蔽及它的改进策略。利用测试激励压缩条件和测试响应压缩条件对电路进行划分,在每个时钟周期激活子电路的方法来降低峰值。实验结果表明:采用改进策略测试的总功耗平均降低到全扫描的0.39%,峰值功耗平均降低到全扫描的16.26%,捕获阶段的峰值平均降低到全扫描的10.97%。从结果可以看出,采用多级时钟屏蔽策略进行电路测试,与传统的全扫描测试方法相比,测试功耗及其他影响扫描测试代价的参数均有明显的降低。     

电力设备温度无线监测系统中的关键电路设计

鉴于电力设备发热点温度测量的重要性,基于无线传感技术,从经济性、实用性等角度出发设计了一种新颖的、低功耗的、基于时钟芯片和晶体管的定时控制电路,以及一种低成本的、抗电磁干扰性强的、基于I/O口和RC充放电的温度采集电路。基于这两个电路实现的温度无线监测系统可用于对成本和功耗有较高要求的无线温度监测领域。     

采用时钟屏蔽策略降低测试功耗

为了降低每时钟周期的平均及峰值功耗,在两级扫描结构基础之上提出时钟屏蔽及它的改进策略。利用测试激励压缩条件和测试响应压缩条件对电路进行划分,在每个时钟周期激活子电路的方法来降低峰值。实验结果表明:采用改进策略测试的总功耗平均降低到全扫描的0.39%,峰值功耗平均降低到全扫描的16.26%,捕获阶段的峰值平均降低到全扫描的10.97%。从结果可以看出,采用多级时钟屏蔽策略进行电路测试,与传统的全扫描测试方法相比,测试功耗及其他影响扫描测试代价的参数均有明显的降低。