针对植入式应用的8位100kS/s的逐次逼近型模数转换器设计

针对植入式医疗电子的应用需求设计了一个8位100 kS/s的低功耗逐次逼近型模数转换器(SAR ADC),并且基于0.13μm 1P8M工艺进行了流片(tape-out)验证.为了达到降低功耗的设计目标,对SAR ADC的子模块进行了仔细的分析设计:采用满足精度和速度要求的无源互补开关;采用失调(offset)优化的无静态电流的动态比较器;采用无静态功耗的电容阵列子数模转化器.测试结果表明,当输入测试信号为9.37 kHz时,该SAR ADC的信号噪声失真比(SNDR)为49.2 dB,动态无杂散范围(SFDR)为63 dB,有效位(ENOB)为7.8位.其微分非线性(DNL)和积分非线性(INL)分别为-0.15/+0.15 LSB和-0.35/+0.23 LSB,功耗为3.2μW,优值(FoM)为143 fJ/conversion-step.     

流水线ADC级间增益误差的数字域补偿方法

提出了一种针对流水线模数转换器(ADC)级间残差放大器的线性增益偏差与增益压缩误差的后台补偿方法.利用随机信号的二阶统计互相关特性,通过在第一级数模转换器输入端的低两位上分次注入数字伪随机序列,测量放大器的实际增益值与其表征幂级数模型的三阶非线性项系数,并使用此估计值同时完成对这两种误差的后台补偿.为了验证设计,对14位三级流水线ADC进行了系统模拟,当前两级量化精度均为5位,且两级残差放大器的增益偏差与输出峰值点的相对增益压缩率分别为-2%和5%时,经过补偿后SFDR(无杂散失真动态范围)和SNDR(信噪失真比)指标分别从70.93dB和54.83dB提高到97.60dB和74.30dB.     

一种采用时间交织结构的低功耗Pipelined SAR模数转换器设计

设计了一款低功耗12bit 100MS/s流水线逐次逼近型模数转换器(Pipelined SAR ADC),提出了一种第二级子模数转换器时间交织的结构,改善了模数转换器的采样率;优化Pipelined SAR ADC前后级子ADC的位数关系,同时结合半增益运算放大器技术,降低了运放的设计难度,减小了运放的功耗.本设计是在TSMC65nm LP工艺下设计实现的,在电源电压为1.2V,采样率为100MS/s,输入信号为49.1MHz时,此ADC可达到69.44dB的信噪比(SNDR)和74.04dB的无杂散动态范围(SFDR),功耗为8.6mW.     

微弱加性扰动对ADC影响的定量分析

在采集系统中,通常采用扰动技术来提高采样的SFDR和分辨率。本文通过傅立叶变换推导出加微弱加性扰动时ADC"总谐波失真"的数学表达式,从而定量分析微弱加性扰动对SFDR的影响;同时,利用卷积的图解法计算出微弱加性扰动时ADC的平均量化误差具体表达式,进而获取微弱加性扰动时ADC的分辨率。最后,采用matlab对加有微弱加性扰动的采样系统进行了仿真。结果表明,在ADC的输入信号上加微弱扰动信号,其分辨率有明显提高,SFDR提高了大约15dB。     

一种具有噪声整形功能的2 bit/cycle SAR ADC的设计

基于180nm CMOS工艺,设计了一种2 bit/cycle结构的8 bit、100 MS/s逐次逼近模数转换器（SAR ADC）. 采用两个DAC电容阵列SIG_DAC、REF_DAC实现了2 bit/cycle量化,其中SIG_DAC采用上极板采样大大减少了电容数目,分裂电容式结构和优化的异步SAR逻辑提高了ADC的转换速度. 应用一种噪声整形技术,有效提高了过采样时ADC的信噪失真比（SNDR）. 在1.8 V电源电压和100 MS/s采样率条件下,未加入噪声整形时,仿真得到ADC的SNDR为46.22 dB,加入噪声整形后,过采样率为10时,仿真得到的SNDR为57.49 dB,提高了11.27 dB,ADC的有效位数提高了约1.88 bit,达到9.26 bit.      

适用于双载波-正交频分复用超宽带系统的数据转换器设计

国家超宽带(UWB)标准采用了双载波-正交频分复用技术(DC-OFDM),此设计基于该标准的超宽带系统中用数据转换器,包括一个单片集成4通道650 MS/s 8 bit电流舵数模转换器(DAC)和一个单片集成4通道300 MS/s 6 bit折叠内插模数转换器(ADC),在印刷电路板(PCB)上实现集成.DAC设计着重考虑电流源的匹配,并且采用降摆幅电路提高动态性能,当输入频率为68 MHz时,单个子DAC无杂散动态范围(SFDR)可以达到51dB以上;ADC采用级间流水线开关降低放大器建立要求,采用有源内插进一步降低比较器失调影响,单个子ADC信噪失真比(SNDR)在整个奈奎斯特频带内都保持在32 dB以上.     

一种基于分段电容的低功耗SARADC设计

针对当前物联网技术对功耗的严格要求,设计了一种基于分段电容的低功耗SAR ADC电路.电路通过使用分离电容阵列来降低整个CDAC所需要的单位电容数和ADC的功耗.同时采用了分离电容校正技术来降低整体CDAC的非线性和失调校正技术来降低比较器电路的失调.在0.18,mm CMOS工艺下完成了一款10-bit 10-Msample/s的电路原型设计及相应的版图设计和验证工作,带有PAD的芯片整体面积为1,2mm.芯片后仿真结果表明:该转换器在校正情况下,4.89,MHz输入信号频率下信号噪声谐波比(SFDR)为61.43,dB,比不校正提高了54%,;有效位数达到9.90,bit,比不校正提高了3.7,bit;在1.8,V电源电压下功耗仅为255.61,mW.     

用于植入式医用芯片的低电压低功耗SAR ADC

为适应植入式医用芯片的使用要求,给出一低电压低功耗逐次逼近型模数转换器(SARADC)的设计。从降低功耗出发,提出了一种新的能量高效开关策略。与传统开关策略相比,电容阵列的平均开关能量减少了68%,电容阵列的面积仅为传统开关策略的50%;采用带校正的动态比较器,在提高精度的同时可以降低功耗;采用异步时钟,省略了高频时钟产生器,进一步降低了功耗。提出的5 Ms-111位SAR ADC采用SMIC 0.18μm CMOS混合信号工艺流片。供电电压低至1 V,功耗仅为0.236 mW,SNDR,SFDR分别达到55.1,68.38 dB。核心面积为650μm×1 000μm,符合植入式系统的要求。     

一种基于伪随机动态补偿的12位250 MS/s流水线ADC

提出了一种基于伪随机补偿技术的流水线模数转换器(ADC)子级电路.该子级电路能够对比较器失调和电容失配误差进行实时动态补偿.误差补偿采用伪随机序列控制比较器阵列中参考比较电压的方式实现.比较器的高低位被随机分配,以消除各比较器固有失调对量化精度的影响,同时子ADC输出的温度计码具有伪随机特性,可进一步消除MDAC电容失配误差对余量输出的影响.基于该子级电路设计了一种12位250 MS/s流水线ADC,电路采用0.18μm 1P5M1.8 V CMOS工艺实现,面积为2.5 mm2.测试结果表明,该ADC在全速采样条件下对20 MHz输入信号的信噪比(SNR)为69.92 dB,无杂散动态范围(SFDR)为81.17 dB,积分非线性误差(INL)为-0.4~+0.65 LSB,微分非线性误差(DNL)为-0.2~+0.15 LSB,功耗为320 mW.     

一种低电压无采样保持运放14 bit,100 MS/s流水线型模数转换器的65 nm CMOS工艺实现

设计了一款低电压实现的14bit,100MS/s流水线型模数转换器(Pipelined ADC),该ADC前端采用无采样保持运放结构来降低功耗和减小噪声,减少了第一级采样网络孔径误差和非线性电荷注入的影响.通过选取合适的输入采样电容容值解决了kT/C噪声和电容不匹配的问题,并设计了符合系统要求的低电压高速高增益运放.该模数转换器同时也包含了带隙基准、分布时钟产生电路、参考电压和共模电压缓冲器等电路模块.芯片采用TSMC 65nm GP 1P9M CMOS工艺实现,面积为3.2 mm2(包含PAD).测试结果表明,当采样率为20MS/s,输入信号频率为1.869MHz时,信噪比(SNR)为66.40dB,信噪失真比(SNDR)为65.21dB,无杂散动态范围(SFDR)为73.44dB,有效位数(ENOB)为10.54bit.电源电压为1.2 V,整个模数转换器的总功耗为260mW.     

用于微悬臂梁红外焦平面读出电路的片上ADC设计

设计了一种用于微悬臂梁红外焦平面读出电路的片上 ADC。该 ADC 采用流水线结构实现, 采用带溢出检测的多位第一级和后级功耗逐级缩减的方案优化系统功耗, 提高线性度。该设计采用 0.35 μm 的 CMOS 工艺流片验证。测试结果表明: 5V 电源电压、10M 采样率时电路总功耗为98 mW, 微分非线性和积分非线性分别为 -0.8/0. 836 LSB 和 - 0. 9 / 1. 6 LSB; 输入频率为 1 MHz 时, SFDR 和 SNDR 分别为82 和 67 dB。     

一种 TIADC 系统误差自适应联合补偿算法

针对时间交替并行采样系统(time-interleaved analog-to-digital converter,TIADC)通道间存在直流偏置误差、增益误差和时钟失配误差的问题,提出一种基于自适应的误差联合补偿算法.该算法设计了新的系统时序和基于子通道的误差补偿模型,采用多输入的自适应结构,实现对3种误差的联合补偿.理论分析和仿真结果表明,新算法结构简单,运算量小,具有良好的抗噪声性能,同时算法对带通信号有良好的适用性.当ADC量化位数为16时,系统的信纳比能够提升约37 dB,无杂散动态范围能够提升约50 dB.     

一个采用新颖的混合电容切换模式的SAR ADC设计

提出一种应用于逐次逼近型模数转换器的混合电容切换模式。该模式包含两个幅度相同但单调性相反的开关电容阵列, 无需任何额外的稳压电源和电容补偿阵列, 通过差分电压自身的互相补偿, 实现共模电压的稳定。利用上述技术, 基于0.18 μm的CMOS工艺实现一个转换速率为50 MS/s, 分辨率为10-bit的SAR ADC。设计过程中采用开窗逻辑, 减小了比较器输出信号到DAC 控制信号的传输时间; 采用包含自适应延时逻辑的比较环路, 缩短了SAR ADC低位比特的转换时间。测试结果表明, 所设计的SAR ADC在50 MS/s 的转换速率下, 可以实现57.31 dB的SNDR, 1.81 LSB的INL以及0.98 LSB的DNL。     

一种超低功耗模数转换器的设计与仿真

为了降低电子终端设备的功耗,文中提出了一种基于C-2C电容阵列DAC的超低功耗SAR ADC。首先,通过使用C-2C电容和三电平转换方案,文中的电容阵列DAC转换能耗相比传统结构降低99.41%,面积减少87.2%。接着,采用基于动态逻辑的逐次逼近寄存器（SAR）和两级全动态比较降低SAR ADC整体功耗。最后,SAR ADC在180nm CMOS工艺下进行设计与仿真。仿真结果表明:在1V电源电压,100kS/s的采样频率下,ADC的信噪失真比（SNDR）为61.59dB,有效位（ENOB）为9.93位,总功耗为0.188W,品质因素（FOM）值为1.9fJ/Conv.-step。文中设计的超低功耗SAR ADC适用于低功耗电子终端设备。     

一种实现末位校正的Pipelined ADC设计

设计了一个基于CSMC 0.5um 2P3M CMOS工艺的Pipelined ADC 。改进了末位量化的算法,通过对最低位的输出进行校正来消除误码,提高转换的精度。并优化设计了全电路的OTA模块,在增加一级单元的情况下,控制功耗为75mW。在3.3V电压供电的情况下,可以处理2V范围的输入电压,无杂散动态范围（SFDR）达到67.1dB。     

一种用于高速高精度DAC的数字校准方法

提出了一种适用于14bit 200MHz数模转换器的数字校准电路模块.在非校准状态,该模块仅仅将输入数据进行相应的编码转换,在校准状态时,该模块不仅对输入信号流进行编码转换,还提供额外的校准控制信号,用来控制DAC中模拟电路进行校准.该模块采用SMIC CMOS 0.18μm 1P6M工艺,电源电压为1.8V.最终芯片测试结果表明,在200MHz工作频率下,该模块能够将数模转换器的SFDR最大提高27dB.     

应用于电流型数模转换器的积分非线性误差优化方法

提出一种新型积分非线性优化方法,即在电流源上分别并联两组控制信号与原电流源的控制信号相反的辅助伪差分共源共栅MOS管,其电流源产生一个与原共源共栅电流源相反的积分非线性偏差,极大减小数模转换器的积分非线性和开关毛刺现象.仿真结果表明,优化后的积分非线性减少96%,数模转化器的有效转换位数增加了2.1bit,无杂散动态谐波范围增加了15dB;未优化前的积分非线性设计与Monte Carlo仿真结果有500%的偏差,而优化后的偏差仅为60%.     

一个用于流水线模数转换器的高精度、低功耗采样保持电路

介绍了一个用于高精度模数转换器,采用 0.25μm CMOS工艺的高性能采样保持电路。该采样保持电路的采样频率为 20MHz,允许最大采样信号频率为 10MHz,在电源电压为 2.5V 的情况下,采样信号全差分幅度为 2V。通过采用全差分flip-around结构,而非传统的电荷传输构架,因而在同等精度下,大大降低了功耗。为了提高信噪比,采用自举开关。Hspice仿真结构显示：在输入信号为 5MHz 的情况下,无杂散动态范围（SFDR）为 92.4dB. 该电路将被用于一个14位 20MHz 流水线模数转换器。