一种改进的双控制通路锁相环

提出一种改进的双控制通路锁相环结构。改进锁相环的两个控制通路有不同的压控振荡器增益。其中, 粗调节通路的压控振荡器增益较大, 用来调节锁相环的输 出频率范围; 细调节通路的压控振荡器增益较小, 用来决定环路带宽, 同时优化锁相环的抖动特性。电路芯片采用SMIC 0. 18 μm CMOS Logic 工艺加工。后仿真结果表明该锁相环的输出频率范围为600 MHz到1. 6GHz, 并有良好的抖动特性。     

一种快速锁定数控锁相环

提出了一种快速锁定数控锁相环结构.该锁相环具有频率捕获模式和相位捕获模式2种工作模式.在频率捕获模式,通过提出的一种新的算法,可以迅速缩小参考时钟和反馈时钟之间的频率差.在相位捕获模式,数控锁相环能够达到更精确的相位锁定.为了验证提出的数控锁相环结构和算法,该数控锁相环电路采用SMIC0.18μm logic1P6M CMOS工艺实现,面积为0.2mm2,频率范围为48~416MHz.实测结果表明,数控锁相环只需要2个参考时钟周期就锁定在376MHz.数控锁相环锁定后功耗为11.394mW,峰峰值抖动为92ps,周期抖动为14.49ps.     

高性能电荷泵的锁相环电路

为满足锁相环电路高稳定性、低功耗的要求,提高其整体性能,通过对普通型电荷泵锁相环电路模块的改进,设计了一种高性能差分型电荷泵锁相环。该电路包括鉴频鉴相器、分频器、差分电荷泵和压控振荡器的电路结构。仿真结果表明：该差分型电荷泵锁相环的锁定时间为10μs、频率抖动为0.0002MHz、周期抖动为2 ps,与普通型电荷泵锁相环相比,可达到快锁低抖的目的。     

250 MHz 时钟产生电路中低抖动锁相环的仿真与设计

提出了一种基于行为级的锁相环(PLL)抖动仿真方法.分析了压控振荡器的相位噪声、电源和地噪声以及控制线纹波对输出抖动的影响.采用全摆幅的差分环路振荡器、全反馈的缓冲器以及将环路滤波器的交流地连接到电源端等措施,减小了PLL的输出抖动.给出了一个采用1st silicon 0.25μm标准CMOS工艺设计的250 MHz时钟产生电路中低抖动锁相环的实例.在开关电源和电池供电2种情况下,10分频输出(25 MHz)的绝对抖动峰峰值分别为358 ps和250 ps.测试结果表明该行为级仿真方法可以较好地对PLL的输出抖动做出评估.     

1.5 GHz Serdes低抖动锁相环的设计

设计并实现了一种应用于1.5GHz Serdes高速接口系统的低抖动锁相环。出于应用考虑,设计的重点是降低抖动,根据锁相环的系统特点、噪声特性以及物理实现时的种种外部干扰因素的影响,分别提出了系统级设计、电路设计以及版图设计上的减小噪声、降低抖动的方法。电荷泵锁相环采用0.18μm 1P4M互补金属氧化物半导体(CMOS)混合信号工艺制造,芯片面积为700μm×320μm。仿真结果表明,电路中心频率为1.5GHz,锁定时间小于5μs,偏离中心频率1MHz处的相位噪声为-95.39dBc/Hz,RMS jitter为3.6ps,总功耗为6mW。     

锁相环仿真算法的研究

提出一种新的锁相环仿真算法,利用跳变沿前后的仿真数据计算出跳变沿的准确位置,同时采用指数方式自适应的调整仿真步长,大幅提高锁相环的仿真速度与仿真精度.采用C编写了锁相环的仿真器,对250MHz电荷泵锁相环进行了仿真,其仿真精度与仿真速度都远高于Spectre等仿真器.     

锁相环建模研究及仿真分析

在详细分析锁相环基本原理的基础上,建立了锁相环的数学模型,通过PSpice仿真软件对锁相环的鉴相、幅频特性以及压控等各部分性能进行仿真分析,以验证锁相环设计的合理性.     

通信系统中差分型电荷泵锁相环

高性能的锁相环芯片,是当今通信领域研究的一个重点.通过改进普通型电荷泵锁相环电路模块,设计出一种带有共源共栅电流源的差分型电荷泵锁相环,使之有效地控制时钟馈通、电流不匹配、电荷注入和电荷共享等非理想效应,保证电荷泵的充放电速度更快、抖动更低.仿真结果表明,该设计实现了快锁低抖特性.     

光伏逆变器三相锁相环技术与仿真

介绍了三相光伏逆变器锁相环的基本组成和原理,并针对同步旋转坐标的实现方法进行了详细的分析.根据锁相环的原理在MATLAB_simulink上建立三相锁相环的模型,并进行了仿真实验.通过仿真实验结果验证了原理的正确性.     

锁相环的改进及仿真

提出了一种改进锁相环线性性能的方法,即在基本锁相环的基础上增加一个常数增益元件C和一个低通滤波器L(s),同时使用鉴频鉴相器(PFD)代替鉴相器(PD).这可使锁相环具有大的捕捉范围并能快速锁定,尤其是在锁定时间方面远优于基本锁相环.通过对锁相环路进行增益补偿,扩大了锁相环路的线性分析范围,改善了锁相环路的线性工作性能;通过介绍Simulink环境下的锁相环仿真方法,直观地得出了频率捕捉时间、捕捉范围等锁相环参数,验证了在噪声环境下改进方法的可行性.     

Verilog HDL modeling and design of 10Gb/s SerDes full rate CDR in 65nm CMOS

Phase locked loop （PLL） is a typical analog-digital mixed signal circuit and a method of conducting a top level system verification including PLL with standard digital simulator becomes especially significant. The behavioral level model （BLM） of the PLL in Verilog-HDL for pure digital simulator is innovated in this paper, and the design of PLL based clock and data recovery （CDR） circuit aided with jitter attenuation PLL for SerDes application is also presented. The CDR employs a dual-loop architecture where a frequency-locked loop acts as an acquisition aid to the phase-locked loop. To simultaneously meet jitter tolerance and jitter transfer specifications defined in G. 8251 of optical transport network （ ITU-T OTN） , an additional jitter attenuation PLL is used. Simulation results show that the peak-to-peak jitter of the recovered clock and data is 5.17ps and 2.3ps respectively. The core of the whole chip consumes 72mA current from a 1.0V supply.     

会议电视系统中的数字锁相环的研制

本文叙述用于8Mb/s彩色数字会议电视系统的数字锁相环.采用集成化数字分频(?)逻辑,具有较高的精度和稳定度.以及较小的抖动.作为系统发信和收信时序电路的基准定时,是保证会议电视系统可靠性的重要部件.     

基于HDMI视频信号接收的电荷泵PLL设计

介绍了一种实现HDMI中数字视频信号接收的方法,设计并实现了一种新的用于HDMI中像素数据和时钟信号恢复的电荷泵锁相环;通过V-I电路的改进降低了压控震荡器的增益,改善了控制电压的波动对压控震荡器频率的影响,从而减小时钟抖动;采用频率检测电路对输入时钟信号频率进行自动检测分段,可实现大的频率捕获范围,从而实现了对高达UXGA格式的数字视频信号接收;采用Hspice-RF工具对压控震荡器的抖动和相位噪声性能进行仿真,SMIC0.18μsCMOS混合信号工艺进行了流片验证,测试结果表明输入最大1.65Gbit/s像素数据信号条件下PLL输出的时钟信号抖动小于200ps.     

Testing Jitter on PLL Clocks Based on Analysis of Instantaneous Phase

A novel method based on the analysis of instantaneous phase is proposed to extract the jitter on phase-locked loops output clock. The method utilizes the Hilbert transform to extend the real signal of PLLs output into an analytic signal, and the implementation of Hilbert transform is based on the Fourier transform windowed with Hamming window. Then, the jitter of clock is extracted from the instantaneous phase of analytic signal. The experimental results of simulations validate that the proposed method can effectively extract the jitter on PLL clock, and it has better performance by comparing the sinusoidal jitter extraction results with the other methods.     

GPS/INS超紧组合系统载波相位跟踪误差研究

载波跟踪环(PLL)设计是GPS接收机设计中的关键问题,PLL的相位误差源包括相位抖动和动态应力误差.随着接收机工作平台动态性的增加,较大的动态应力误差将导致环路失锁.为适应高动态环境,GPS接收机通常采取INS辅助GPS跟踪环路的超紧组合方式来降低动态应力误差.组合系统提供的外界辅助信息不可能完全精确,所以跟踪环路在减小动态应力误差时,也会引入其他测量误差源.对GPS/INS超紧组合系统PLL跟踪误差进行了详细推导并且得出两个解析公式.仿真结果表明,对超紧组合系统的PLL跟踪误差公式推导是准确的,为PLL环路参数的最优设计提供理论参考.     

On-Chip Multi-Giga Bit Cycle-to-Cycle Jitter Measurement Circuit

This paper presents an on-chip measurement circuit to measure multi-giga bit cycle-to-cycle jitter based on the vernier oscillator (VO), which is inherited from the famous vernier delay line. The calibration method is also given. The circuit adopts a differential digital controlled delay element, which makes the circuit flexible in adjusting the measurement resolution, and a highly sensitive phase capturer, which makes the circuit able to measure jitters in pico-second range. The parallel structure makes it possible to measure consecutive cycle-to-cycle jitters. The performance of the circuit was verified via simulation with SMIC 0.18 μm process. During simulation under the clock with the period of 750 ps, the error between the measured RMS jitter and the theoretical RMS jitter was just 2.79 ps. Monte Carlo analysis was also conducted. With more advanced technology, the circuit can work better. This new structure can be implemented in chips as a built-in self-test IP core for testing jitter of PLL or other clocks.     

一种基于PLL的CBR业务时钟恢复算法与方案

提出了一种基于ＰＬＬ的时钟恢复新方案，该方案可以明显地降低由于信元延时拌动而造成的ＣＢＲ业务时钟的拌动和漂移，同时不增加缓存的容量。