基于虚拟仿真技术的触发器工作过程分析

针对触发器工作特性的实验验证,提出了在计算机上应用Muhisim仿真软件仿真触发器工作波形的方法,即用Muhisim软件中的字信号发生器产生触发器的时钟脉冲、数据输入、异步控制等输入信号,用Multisim软件中的逻辑分析仪同步显示触发器的各种输入信号及状态输出信号的波形．特点是直观形象地描述了触发器的逻辑功能和状态变化特点、解决了触发器工作波形无法用电子实验仪器进行分析验证的问题．     

基于FPGA的序列检测器设计

序列检测器是一种能够检测输入的一串二进制代码的电路,当该二进制代码与事先设定的码组一致时,检测电路输出高电平,否则输出低电平。序列检测器多用于通信系统中对同步码的检测,或者是对所需信号的提取,这在数字通信领域中有着广泛的运用。本文基于VHDL进行序列检测器的设计,所设计的序列检测器所检测的序列为"11101011"的8位二进制序列,并基于QuartusⅡ进行软件仿真并下载到FPGA实现,经检测输出结果符合设计要求。     

用Multisim软件分析触发器的状态变化过程

介绍了用Multisim仿真软件分析触发器状态变化过程的方法,即用Multisim仿真软件中的字组产生器产生触发器的时钟脉冲、数据输入、异步控制等多路信号,字组产生器的字组内容反映触发器状态变化特点及逻辑功能;用Multisim中逻辑分析仪多踪同步显示触发器的各种输入及状态输出波形,可直观描述触发器的状态变化过程。所述方法的创新点是解决了触发器的工作波形无法用电子实验仪器进行分析验证的问题。     

时序逻辑电路的设计

时序逻辑电路是具有记忆功能的电路,它的输出状态不仅与输入变量有关,还与电路的原有状态有关,因此,其分析与设计较之组合逻辑电路相对复杂一些。时序电路的基本单元是具有两个稳态的触发器。如果所有的触发器由同一时钟触发,则为同步时序电     

单片机在可控硅控制系统中的应用

本文对可控硅触发电路提出了一种新的设计方法,即采用单片机的一个定时器,三位输出口,外加同步信号检测器和触发信号的驱动电路,构成一个简单实用的三相可控硅触发器,触发角的大小由外部控制信号决定,触发脉冲的宽度由软件参数控制。从而完成可靠、准确地触发。     

555单稳态触发器的触发特性分析

为了研究单稳态触发器的触发特性, 分析了555单稳态触发器的触发特性, 研究了电路输出状态与外加触发信号的关系。发现输入触发信号为周期性脉冲信号时输出信号对输入信号的分频作用, 从而扩展了单稳态触发器的应用方向。Multisim仿真实验证明了所述观点正确性。     

关于异步电路中的竞争现象

1 概述我们知道,在数字电路中的同步电路,一般总是用触发器作为记忆元件,用钟脉冲来控制,存贮元件状态变化同时发生,并在钟脉冲作用期间,内外输入均不发生变化,电路的每一个状态都是稳定的。可是在异步电路中,既可采用触发器作为记忆元件,又可以直接利用反馈电路中的延迟时间来产生记忆作用,存贮元件状态变化,完全由输入的变化和线路的连接方式所决定。即使有钟脉冲作用,在其作用期间,电路的内部和外部输入均可能发生变化,于是电路就有稳定和不稳定的状态,从而产生不同输出,出现了所谓竞争现象。     

RSFQ可控时钟信号发生器

设计了一种新的产生RSFQ时钟信号的电路,并利用W IN S软件对电路进行了模拟.它可以产生连续脉冲,脉冲的周期由电路中约瑟夫林传输线的长度决定,可以产生周期约10 ps的连续脉冲.经过扩展,这种电路能通过输入触发脉冲实现振荡的停止,从而产生固定个数的时钟信号,产生时钟信号的数目由启动信号和停止信号的时间差决定;在电路中使用多路开关,还可以在不改变硬件电路的条件下,通过输入触发信号来改变输出时钟信号的周期.     

一种结合高精度TDC的快速全数字锁相环

针对传统全数字锁相环锁相周期长、时间数字转换电路量化误差较大等问题,提出了一种在高分辨率时间数字转换器的基础上能够快速锁相的全数字锁相环.本设计提出的相调模块将量化的相位差还原成时间序列,并在状态机的控制下加入到重构信号中,从而能够在检测到相位差之后的最多两个输入参考时钟周期内使相位一次性对齐,锁相时间控制在0.72μs之内;设计的上升沿检测电路能够在重构与参考信号同频时,准确地检测两者上升沿是否同时到来并给出相应的使能信号,从而在锁相时关闭时间数字转换电路,大大降低了电路的功耗;优化了多时钟多相位的时间数字转换器粗量化的计算方法,提高了粗量化速度,增大了计数器位宽,扩大了测量范围,并且量化误差控制在0.25ns之内.最后完成了整体设计的RTL级建模及仿真,结果证明,该全数字锁相环具有锁相速度快、量化精度高、稳定性好、功耗低、输出频率便于调整等特点.     

111系列检测器的时序分析及修改

本文系统地分析了按常规设计步骤得到的111系列检测器的时序。指出电路对输入信号有严格限制。为放宽限制对电路作如下修改:对用主—从J—κ触发器的电路,用CP取样输出;对用维一阻型D触发器的电路,则以CP作触发器的触发信号,并以CP取样取出。还指出这些分析和修改在另外一些情况下同样适用。对一些资料上的提法有不同意见。     

用于高速模数转换器的电荷泵型低抖动时钟管理电路

针对高速模数转换器(ADC)对时钟信号的占空比以及低抖动的要求,提出了一种电荷泵型的时钟管理电路,利用电荷泵构成两个闭环回路,分别实现占空比稳定和可调双相不交叠时钟产生功能。电荷泵对时钟相位的积分功能可实现宽范围的时钟占空比调节,并能明显抑制电源噪声对时钟下降沿抖动的影响。该时钟管理电路采用0.18μm标准CMOS工艺设计。版图寄生参数提取后的仿真结果表明:该时钟管理电路可在40～200 MHz频率范围内,将20%～80%的输入占空比稳定地调整到45%～55%的范围内;在200 mV电源干扰的条件下,输出时钟抖动可降低到传统RC型占空比稳定电路的1/10之下。将该时钟电路应用于一款双通道、200MSPS、14位的流水线ADC中,测试结果表明ADC的信号噪声失真比达到了73.01 dB。     

积分电路电容并联电阻仿真研究

利用Multisim仿真软件通过改变积分电路与电容的并联电阻和输入电阻的比值,得到其与输出信号的波形情况和输出信号的幅度之间的关系。比值越大输出信号的幅度越大。电路的工作状态由输入信号的频率、积分电路电容以及并联电阻决定,当输入信号的频率大于或者等于10倍的半功率点频率时为积分运算电路。     

时钟低摆幅三值双边沿低功耗触发器的设计

通过对各类多值触发器的研究,提出了一种反馈保持型时钟低摆幅三值双边沿低功耗新型触发器(Feedback Keeper Low-swing Clock Ternary Low-Power Double-Edge-Triggered Flip-Flop,FK-LSCTLPDFF)设计方案。该方案利用反馈保持避免电路因输入信号瞬间毛刺引起的错误翻转,利用时钟信号双边沿跳变敏感抑制冗余跳变,利用时钟低摆幅降低三值触发器功耗。该电路与三值单边沿触发器相比,在保持相同数据吞吐量的条件下,可使时钟信号的频率减半,从而降低整个电路的系统功耗。通过PSPCIE模拟,验证了所设计电路具有正确逻辑功能,低功耗特性明显。     

一种m序列信号产生实验设计

该文针对电子设计自动化课程授课中存在的软件平台使用讲授枯燥,缺乏综合性系统教学项目案例,电子辅助设计(EDA)和虚拟仿真与硬件实现有一定脱节等问题,以m序列信号发生器设计为综合案例,分析和推导了多阶m序列信号的特性,并通过555定时器、双D触发器、逻辑门电路、运算放大器电路构成了序列信号发生器电路。以6阶m序列为实例,通过Multisim软件仿真确定了中间每个环节的输出波形,并利用Altitum Designer软件辅助设计了PCB,实验测试结果和仿真完全一致,印证了设计的正确性,并针对调试中存在的问题作了相关说明。通过综合性教学实验,学生能更好地掌握EDA软件使用和硬件装配、调试及测试,提高电子技术综合技能。     

改进适应度评价的多态自检电路进化设计算法

 针对传统多态自检电路进化设计算法适应度评价阶段丢失潜在解的问题,提出了一种改进适应度评价方法。利用扩展评价将传统算法中随机选择输出位对候选电路进行评价的方法改进为完全评价方法,通过动态选择输出位对电路做出最恰当的评价,防止潜在解的丢失;对于多态电路扩展评价结果采用比较选择选取在多种工作模式下适应度最高的输出位,完成进化电路最优结构配置。外部进化设计实验结果表明,所提方法仅需4个测试向量就能检测出组合电路中的所有固定性故障。电路中不需额外的输入/输出信号,通过加法器进位输出位的震荡可以指出错误的存在,同时电路原始输入信号即可作为检测输入信号。与传统进化设计算法相比,进化代数减少了90.6%—91.7%,成功获得最优解时电路使用门个数减少8%—9.7%,具有进化迭代次数少和资源消耗低等优点。     

电压型PWM（VSR）整流器双闭环控制方法

依据电压型PWM整流器在d-q同步旋转坐标系下的数学模型,按照系统控制目标,采用电压外环、电流内环的双闭环控制方法,稳定电压型PWM整流器输出直流电压,控制其输入电路的波形和相角,仿真验证该控制方法合理有效.     

脑电信号检测专用集成电路的设计

采用CSMC双层多晶、双层金属、N阱0.6μm互补金属氧化物半导体工艺,设计一种脑电信号检测专用集成电路(ASIC).系统包含基于斩波技术的差分差值放大器、跨导运算放大器(OTA)-C低通滤波电路、增益调整电路、两相非重叠时钟产生电路和带隙电压基准等电路.仿真结果表明,输入信号在-0.862~0.902V范围内,输入和输出都是线性关系,且共模抑制比可达114 dB,符合设计要求.     

一种低功耗高电源抑制的时钟电路

设计了一种具有高电源抑制功能的时钟电路,电路既降低了输出时钟信号对电源扰动的敏感度,又同时实现了稳定基准电压和时钟信号双输出.     

稳压管稳压电路参数和故障的仿真分析

通过Pspice软件进行电路仿真实验，确定了稳压管稳压电路的元件参数，观察到电路故障时的仿真波形，分析了输入电压和负载变化对电路输出的影响。用Pspice软件分析电路具有快捷和准确的特点，对电路分析具有重要辅助作用。     

集成触发器的仿真研究

利用multisim仿真软件对集成触发器各个组成部分进行了电路建模、仿真.最后对整个触发电路进行了仿真,并得到了触发脉冲的仿真波形.